• 首页
• 产品及解决方案
  • Galaxy Design Platform
  • Design Ware IP
  • Discovery Verification Platform
  • Design for Manufacturing
  • Professional Services
  • System-level Design&Analysis
• 专业服务
  • 成功案例
• 支持中心及培训
  • 培训日程
  • 常用链接
  • SolvNet的注册和使用
• 信息中心
  • SNUG
  • Good Chip Series
  • White Paper

Synopsys 2010 用户大会暨技术研讨会

北京

日期：2010年8月9日（星期一）
地点：北京香格里拉饭店 一层大宴会厅
地址：北京市紫竹院路29号

日程安排:

8:30-9:00	Registration
9:00-9:15	Opening by Robert Li —– Synopsys China Country Manager
9:15-9:45	Keynote Speech by Frank Lee —– Synopsys Vice President
9:45-10:15	Guest Speech by Roger Luo —–TSMC China Country Manager
10:15-10:30	SNUG Award Ceremony
10:30-10:45	Break
Galaxy		Low Power		SNUG Award Paper		IP and Prototyping		Verification
10:45-11:45	IC Design Challenges & Galaxy Overview	10:45-11:15	Overview	10:45-11:30	SNUG Paper Presentation 1	10:45-11:45	Implementing USB 3.0 on Your SoC: IP Instantiation to Compliance Testing	10:45-11:45	Discovery Verification Platform Overview
		11:15-12:00	Low Power Verification Update	11:30-12:15	SNUG Paper Presentation 2
11:45-13:00	Lunch	12:00-13:00	Lunch	12:15-13:15	Lunch	11:45-13:00	Lunch	11:45-13:00	Lunch
12:30	Lynx Demo	12:30	Lynx Demo	12:30	Lynx Demo	12:30	Lynx Demo	12:30	Lynx Demo
13:00-14:00	RTL Synthesis & TEST	13:00-14:30	Low Power Implementation Update	13:15-14:00	SNUG Paper Presentation 3	13:00-14:00	Definition Multimedia Interface – Understanding HDMI 1.4	13:00-15:00	VCS Product Update
14:00-14.:45	Signoff (STA, SI, Extraction)	14:30-15:00	Visual UPF GUI	14:00-14:45	SNUG Paper Presentation 4	14:00-15:00	In-system Calibration for High-Speed DDR Interface IP
14:45-15:00	Break	15:00-15:15	Break	14:45-15:00	Break	15:00-15:15	Break	15:00-15:15	Break
15:00-17:00	Physical Design & Verification	15:15-16:15	Extreme Low-Power Datapath Design with DesignWare minPower Components	15:15-15:45	Analog & Mixed-Signal Circuit Simulation Update	15:15-15:45	Bigger, Faster, Better – An Introduction to HAPS 60	15:15-16:00	Verification Methodology Update
		16:15-17:00	In-Design Rail Analysis for Faster Power Network Design Closure			15:45-17:00	From SoC to FPGA-based Prototyping: Designware IP in Two Worlds	16:15-17:00	Magellan Product Update
17:00-17:15	Lucky draw

 

联系人：戴景雯
邮件：jwdai@synopsys.com
电话：010-5986 0651

——————————————————————————————————————————————————————-

上海

时间：2010年8月11日（星期三）
地点：上海龙之梦丽晶大酒店 四层大宴会厅
地址：上海市长宁区延安西路1116号

日程安排:

8:30-9:00	Registration
9:00-9:15	Opening by Robert Li —– Synopsys China Country Manager
9:15-9:45	Keynote Speech by Frank Lee —– Synopsys Vice President
9:45-10:15	Guest Speech by Fu Hui —– Managing director of Infineon Technologies Xi’an Co., Ltd
10:15-10:30	SNUG Award Ceremony
10:30-10:45	Break
Galaxy		Low Power		SNUG Award Paper		IP and Prototyping		Verification
10:45-11:45	IC Design Challenges & Galaxy Overview	10:45-11:15	Overview	10:45-11:30	SNUG Paper Presentation 1	10:45-11:45	Implementing USB 3.0 on Your SoC: IP Instantiation to Compliance Testing	10:45-11:45	Discovery Verification Platform Overview
		11:15-12:00	Low Power Verification Update	11:30-12:15	SNUG Paper Presentation 2
11:45-13:00	Lunch	12:00-13:00	Lunch	12:15-13:15	Lunch	11:45-13:00	Lunch	11:45-13:00	Lunch
12:30	Lynx Demo	12:30	Lynx Demo	12:30	Lynx Demo	12:30	Lynx Demo	12:30	Lynx Demo
13:00-14:00	RTL Synthesis & TEST	13:00-14:30	Low Power Implementation Update	13:15-14:00	SNUG Paper Presentation 3	13:00-14:00	Definition Multimedia Interface – Understanding HDMI 1.4	13:00-15:00	VCS Product Update
14:00-14.:45	Signoff (STA, SI, Extraction)	14:30-15:00	Visual UPF GUI	14:00-14:45	SNUG Paper Presentation 4	14:00-15:00	In-system Calibration for High-Speed DDR Interface IP
14:45-15:00	Break	15:00-15:15	Break	14:45-15:00	Break	15:00-15:15	Break	15:00-15:15	Break
15:00-17:00	Physical Design & Verification	15:15-16:15	Extreme Low-Power Datapath Design with DesignWare minPower Components	15:15-15:45	Analog & Mixed-Signal Circuit Simulation Update	15:15-15:45	Bigger, Faster, Better – An Introduction to HAPS 60	15:15-16:00	Verification Methodology Update
		16:15-17:00	In-Design Rail Analysis for Faster Power Network Design Closure			15:45-17:00	From SoC to FPGA-based Prototyping: Designware IP in Two Worlds	16:15-17:00	Magellan Product Update
17:00-17:15	Lucky draw
18:00-20:00	R&D night

 

联系人：刘佳
邮件：jialiu@synopsys.com
电话：021-2307 2082

——————————————————————————————————————————————————————-

深圳

日期：2010年8月13日（星期五）
地点：深圳威尼斯皇冠假日酒店 一层大宴会厅
地址：深圳市华侨城深南大道9026号

8:30-9:00	Registration
9:00-9:15	Opening by Robert Li —– Synopsys China Country Manager
9:15-10:15	Keynote Speech by Frank Lee —– Synopsys Vice President
10:15-10:30	SNUG Award Ceremony
10:30-10:45	Break
Galaxy		Low Power		IP and Prototyping		Verification
10:45-11:45	IC Design Challenges & Galaxy Overview	10:45-11:15	Overview	10:45-11:45	Implementing USB 3.0 on Your SoC: IP Instantiation to Compliance Testing	10:45-11:45	Discovery Verification Platform Overview
		11:15-12:00	Low Power Verification Update
11:45-13:00	Lunch	12:00-13:00	Lunch	11:45-13:00	Lunch	11:45-13:00	Lunch
12:30	Lynx Demo	12:30	Lynx Demo	12:30	Lynx Demo	12:30	Lynx Demo
13:00-14:00	RTL Synthesis & TEST	13:00-14:30	Low Power Implementation Update	13:00-14:00	Definition Multimedia Interface – Understanding HDMI 1.4	13:00-15:00	VCS Product Update
14:00-14.:45	Signoff (STA, SI, Extraction)	14:30-15:00	Visual UPF GUI	14:00-15:00	In-system Calibration for High-Speed DDR Interface IP
14:45-15:00	Break	15:00-15:15	Break	15:00-15:15	Break	15:00-15:15	Break
15:00-17:00	Physical Design & Verification	15:15-16:15	Extreme Low-Power Datapath Design with DesignWare minPower Components	15:15-15:45	Bigger, Faster, Better – An Introduction to HAPS 60	15:15-16:00	Verification Methodology Update
		16:15-17:00	In-Design Rail Analysis for Faster Power Network Design Closure	15:45-17:00	From SoC to FPGA-based Prototyping: Designware IP in Two Worlds	16:15-17:00	Magellan Product Update
17:00-17:15	Lucky draw

 

联系人：王懿
邮件：jojowang@synopsys.com
电话：0755-82519830

Design Compiler 2010将综合和布局及布线的生产效率提高2倍

实现了与布局和布线检测5%的关联度，以及在多核技术上的2倍速更快的运行时间

美国加利福尼亚州山景城，2010年3月29日—— 全球领先的半导体设计、验证和制造的软件及知识产权（IP）供应商新思科技有限公司（Nasdaq:SNPS）日前宣布：该公司在其Galaxy™设计实现平台中推出了最新的创新RTL综合工具Design Compiler® 2010，它将综合和物理层实现流程增速了两倍。为了满足日益复杂的设计中极具挑战性的进度要求，工程师们需要一种RTL综合解决方案，使他们尽量减少重复工作并加速物理实现进程。为了应对这些挑战，Design Compiler 2010对拓扑技术进行扩展，为Synopsys旗舰布局布线解决方案IC Compiler提供“物理层指引”；将时序和面积的一致性提升至5%的同时，还将IC Complier的布线速度提升了1.5倍。Design Compiler 2010的这一项新功能使RTL工程师们能够在综合环境中进行布局检测，从而可以更快地达到最佳布局效果。此外，Design Complier采用可调至多核处理器的全新可扩展基础架构，在四核平台上可产生两倍提升综合运行时间。

 “缩短设计时间和提升设计性能是确保我们市场竞争力的关键。”瑞萨科技公司DFM和数字EDA技术开发部门部经理Hitoshi Sugihara说：“借助拓扑技术在物理层指引中的全新延展，我们看到了Design Compiler设计综合器和IC Compiler芯片编译器之间差异在5%以内的一致性，使IC Compiler上实现了高达2倍速的更快布局和更好的设计时序。我们正在采用Design Compiler中这项技术创新，将我们的重复工作降到最低，同时在更短的设计周期内达到我们的设计目标。”

为了减轻今天巨大的上市时间压力，Design Compiler 2010对拓扑技术进行扩展，进一步优化了与IC Compiler的关联，将紧密关联度拉至5%。在综合过程中应用了额外的物理层优化技术，并且创建了物理层指引并将其传递到IC Compiler，从而简化了流程，并将IC Compiler的布局速度提升了1.5倍。Design Compiler 2010也为RTL设计师们提供了在综合环境内部进入到IC Compiler进行布局规划的功能。按下按钮后，设计师们就能够进行布局的调整，确保他们尽早识别和修复布局问题和获得更快速的设计收敛。

 “在过去的几年里，我们使用Design Compiler的拓扑技术来发现和修复综合过程中的设计问题，使我们可充分预见实施结果。” 瑞昱半导体（Realtek）公司研发中心的常务副总监Shih-Arn Hwang说：“我们看到Design Compiler 2010的综合结果与物理层结果实现了紧密相关，同时它将IC Compiler的布局速度提升了1.5倍。这种综合和布局之间的紧密关联以及更快的运行时间正是我们在65nm及更小工艺技术中，减少重复工作和显著缩短设计进程所需要的。”

采用一种全新可扩展架构设计的Design Compiler 2010在多核计算服务器上可将运行速度显著提高。它采用一种优化的分布式原理和多线程并行技术方案，运行在四核计算服务器时可达到平均2倍速的更快运行时间，同时实现综合结果的零误差。

 “我们一直致力于提升Design Compiler，以帮助设计师们缩短设计周期和提高生产效率。”Synopsys设计实现产品集团高级副总裁兼总经理Antun Domic说：“自从拓扑技术推出以来，逻辑综合对于包含物理层实现在内的设计收敛加快的影响显著增长。Design Compiler 2010继续延续着这种趋势，将重复工作明显减少并降低了物理层实现的运行时间。我们已经实现了这个目标，并大大更新了我们的软件架构以充分利用最新的处理器架构。”

Synopsys 2010中国用户大会征文

是鹰你就要飞，是鱼你就要游，我们为您搭建好了展示的空间，现在就等您的参与！

论文征集内容包括:

综合策略与经验
Synthesis Strategies and Experiences

深亚微米物理设计, 包含信号完整性和低功耗设计
Deep Submicron Physical Design, with SI and Low Power

深亚微米SOC物理分析及建模
Physical Analysis and Modeling for Deep Submicron SoC

SoC验证及仿真技术
SoC Verification/Simulation Techniques

可测性设计及测试向量自动生成
Design-For-Test (DFT) and Test Vector Generation

静态验证
Static Design Verification

系统级设计
System Level Design

FPGA及原型设计
FPGA and Prototyping

数模混合设计与验证
Mix-Signal Design and Verification

在分享您的成功设计经验同，又能赢取SNUG大奖，如此的精彩，您还等什么呢？快来参加我们的SNUG用户大会吧！

征文步骤：

1. 请按照Synopsys的模板要求提供您的论文摘要，并email至snugchina@synopsys.com（截止时间为： 3月31日，请附上所有作者的姓名，单位，电话号码以及论文的题目）
2.  Synopsys技术委员会筛选所有论文摘要
3. 入选的论文摘要将有专门的Synopsys技术人员与您具体沟通您的论文
4. 准备论文（截止时间为：6月30日）
5.  Synopsys 2010年中国用户大会及颁奖仪式将于8月分别在北京，上海和深圳举行

奖励办法：

1. 所有提供论文的作者都将获得精美的纪念品
2. 优秀获奖论文将编辑成册，供获奖论文作者收藏
3. 获奖论文的作者将获得丰厚的奖品及奖金
4. 根据作者的需求，所有获奖论文将在相应的媒体发表
5. 所有获奖论文的作者将获得”Synopsys 成功用户证书”

Synopsys用户大会暨技术研讨会

新思科技发布CustomSim统一电路仿真解决方案

该解决方案直面定制数字电路、模拟电路和存储验证方面的挑战，通过本地设计规则检验以提升工作效率

2009年4月7日，北京－－全球领先的半导体设计与制造的软件和知识产权（IP）供应商新思科技（Nasdaq：SNPS）今天宣布推出新型的电路仿真解决方案—— CustomSim™。该解决方案是将目前最优秀的电路仿真技术NanoSim^®、HSIM^®和XA整合到统一的具有多核处理能力的仿真系统中，对于大型模拟电路和混合信号电路设计，最多能够达到四倍的性能提升。这套解决方案同时将本征设计规则检验的概念引入到模拟/混合信号（AMS）设计领域。而且，CustomSim™也是同期发布的Discovery™ 2009 验证平台的重要组成部分。

随着计算技术、消费品电路与移动应用技术的不断融合，越来越复杂的模拟，数字，大规模存储器电路都被集成到同一颗芯片上。为了验证这些混合信号电路设计，工程师们需要一套整合的电路仿真解决方案来有效地验证不同类别的电路，包括定制的数字电路、模拟电路与存储器电路。而且，这一解决方案还要具有必要的性能和准确度来仿真数字模拟混合设计，如RF收发器、PLL和Sigma Delta转换器。CustomSim解决方案正是满足了这样的需求，它是通过将业界最优秀的仿真引擎与Synopsys’ VCS^® 仿真器通过内建的DKI无缝接口完成全片的验证。该解决方案被集成到统一的AMS验证环境中，统一的输入、输出、统一的SPICE模型，统一的波形分析工具，操作简单明了。

“我们高端的CMOS图像传感器设计大量使用了模拟和数字电路，传统的混合仿真解决方案由于功能和性能的限制已经不能满足我们的需求。”Advasense技术公司的R&D副总裁Erez Sperling评价说，“与我们原先的仿真器相比，CustomSim在晶体管级的仿真中将效率提高了十倍，同时，基于DKI无缝接口技术让我们能够快速准确地验证我们的设计并进行仿真，这些在过去都是不可想象的。”

芯片逐渐缩小的几何尺寸以及越来越复杂的功耗管理技术,对于单个晶体管和电路的安全工作范围提出了巨大的挑战和不断增加的诸多限制。有些芯片的电学特性检查需要手工完成，对工作效率带来负面影响。。例如，为了确保某个Block由于悬浮门，直流漏电通路引起的漏功耗不能仅通过动态仿真验证，而CustomSim则提供一整套电路仿真解决方案， 包括静态和动态的本征电路检查，可以快速识别违反设计规则的情况和功耗管理的漏洞，从而提升设计师的效率和信心。”

TranSwitch公司混合信号电路设计经理Genady Veytsman评价道：“TranSwitch 公司开发了大量复杂的混合信号半导体器件和IP核，包括HDMI、DisplayPort、Ethernet 1000/100/10和CX4/LX4技术。新思科技的CustomSim是目前市场上唯一整合的晶体管级验证解决方案，能够有效地验证我们设计中所有不同的设计区域。”

“CustomSim解决方案整合了我们最优秀的电路仿真技术，是我们电路仿真技术发展中的一个重要的里程碑。”新思科技副总裁兼模拟/混合信号集团总经理Paul Lo表示：“ CustomSim提供一整套全面的AMS验证解决方案，包括先进的设计规则检测、可靠性分析、内核引擎性能等等，使设计师们有足够的信心去面对最严峻的AMS验证挑战。”

Discovery 验证平台

Discovery验证平台是一款集成了AMS和功能性验证解决方案，拥有业界最先进的技术，提供高性能的和灵活的包括混合HDL 和AMS模拟、调试、本征电路检查、断言功能、低功耗验证、验证IP、代码和功能覆盖率测试、testbench的自动控制和分析。在SystemVerilog、Verilog、Verilog-AMS、VHDL、SystemC™、OpenVera^®语言、 UPF、VMM方法学和相关的VMM 应用等工业标准硬件设计和验证语言的支持下， Discovery平台使验证工程师能够显著地提高工作效率并更快速完成他们的AMS和数字设计。而且，利用Discovery平台能使设计者可以在规定的设计周期内大大提高首次流片的成功率。Discovery是新思科技Software-to-Silicon验证解决方案的一部分，新思科技Software-to-Silicon是业界针对复杂SoC设计的最全面的一整套解决方案，包括嵌入式软件开发、系统验证、 功能性验证和电路仿真软件、硬件、IP、方法学和服务。

新思科技发布Discovery 2009

Discovery 2009平台包括新型多核仿真性能、本地设计检测和全面的低功耗验证能力，提供更快的统一的验证解决方案

2009年4月7日，北京－－全球领先的半导体设计与制造的软件和知识产权（IP）供应商新思科技（Nasdaq：SNPS）今天发布了最新一代针对模拟/混合信号（AMS）和数字设计的完整解决方案——Discovery™验证平台。通过在整个平台里采用新型多核仿真技术、本征设计检验和全面的低功耗验证技术， Discovery 2009能够提供前所未有的验证能力。今天推出的多核仿真技术与VCS功能性验证及CustomSim™统一电路仿真解决方案（VCS及CustomSim™是Discovery平台两个关键的组成部分）将能够提供比之前解决方案快达四倍的验证速度。有了Discovery 2009，验证工程师们将能够显著提高工作效率，更快完成AMS和数字设计验证任务。

2008年3月, 新思科技宣布了一份全面的实施多核技术的规划，计划在其验证、实现和制造平台上广泛配置先进的并行、多线程、及其他优化的计算技术，以缩短芯片的研发周期。最新的技术成果就是VCS的多核技术扩展，能够提升两倍效率的验证性能。VCS多核技术，通过由多个处理器内核对仿真、覆盖率、断言、以及调试等操作进行并行的处理，将能消除验证工作的典型瓶颈，例如交互式仿真以及耗时较长的测试用例。新型CustomSim统一电路仿真解决方案整合了最优秀的、高性能的电路仿真技术，并结合具有多核处理能力的高精确度的验证方案，对于大型模拟电路和混合信号电路设计，能够提供多达四倍的性能提升。而对于高性能混合电路仿真，VCS与CustomSim则是通过Direct Kernel Integration接口（DKI）而紧密的融为一体。

Discovery 2009在从RTL到晶体管的多个抽象层次中集成了全面的低功耗验证能力。带有 MVSIM的VCS提供了真正的在最新《低功耗验证方法学手册》里定义的Voltage-Aware 的RTL级和门级的仿真能力、自动断言的功能以及全面的验证覆盖率。CustomSim是通过识别欧姆压降、电子漂移和静态功率泄漏（这些都会影响集成电路的可靠性和性能）的能力，在晶体管级验证复杂的功耗管理设计。新思科技利用新一代的 Discovery平台强化了其在低功耗设计和验证领域的领先者地位。

作为功能验证领域本征设计技术的先行者，新思科技早在2003年就发布了基于SystemVerilog的断言检测。今天， VCS用户可以选择用定制断言，或选择符合OCP、AXI、USB、PCI等标准协议的VCS断言功能 IP 检测他们的设计。随着CustomSim的推出，新思科技正从本征设计检验向AMS验证领域拓展。CustomSim提供一套丰富的静态与动态的基于设计规则的电路检测方法，如下电浮栅电路、电平移位器失调、栅氧化层击穿 和 正向偏压体效应二极管. 基于其高性能和多功能的仿真，CustomSim使工程师 能在流片前快速发现设计错误，避免代价昂贵的晶片重复修改。

“随着片上系统设计复杂性和多样性的提高，更快的、统一的验证解决方案显得尤为重要。”新思科技公司负责产品营销的副总裁 Bijan Kiani表示：“Discovery 2009建立在十几年技术创新的基础之上，提供统一的电路仿真、多核性能、本征设计检测、和全面的低功耗验证功能，从而创造前所未有的性能。因此，Discovery平台提供更高的生产力，使我们的客户实现更快速的验证。 ”

Discovery 验证平台

Discovery验证平台是一款集成了AMS和功能验证解决方案，拥有业界最先进的技术，提供高性能的和灵活的包括混合HDL 和AMS仿真、调试、本征设计检测、断言、低功耗验证、验证IP、代码和功能覆盖率、自动化的testbench以及形式分析。因其对工业标准硬件设计和验证语言，包括SystemVerilog、Verilog、Verilog-AMS、VHDL、SystemC™、OpenVera^®语言、 UPF、VMM方法学和相关VMM 应用的支持， Discovery平台使验证工程师能够显著地提高工作效率并更快速完成他们的AMS和数字设计。而且，利用Discovery平台能使设计者可以在规定的设计周期内大大提高首次流片的成功率。Discovery是新思科技Software-to-Silicon验证解决方案的一部分，新思科技Software-to-Silicon是业界针对复杂SoC设计的最全面的一整套解决方案，包括嵌入式软件开发、系统验证、 功能性验证和电路仿真软件、硬件、IP、方法学和服务。

新思科技VCS多核技术使验证速度提升两倍

新技术优化了多核CPU上的验证性能

2009年4月7日，北京－－全球领先的半导体设计与制造的软件和知识产权（IP）供应商新思科技（Nasdaq：SNPS）今天发布了 VCS^®功能验证解决方案中的多核技术，VCS^®是同期发布的新思科技Discovery™验证平台的一个关键组成部分。VCS多核技术通过对多核CPU处理能力的驾驭，能够把验证性能提升两倍；这项新技术是通过将耗时的计算处理动态地分配至多个内核来突破芯片验证的瓶颈，从而提高验证的速度。VCS多核技术是将并行计算技术与业界领先的Native Testbench (NTB)编译器结合起来，满足大型设计验证工作的性能需求。这一性能的提升可以帮助验证团队很好地应对在日益复杂的设计中所面临的验证挑战，达到首次流片成功效果。

“我们从VCS的创新性优化中不断受益，”AMD公司专业验证中心总监Paul Tobin评价：“当我们的工程师们在设计中集成更多的内核、在设计的性能、功耗和虚拟化之间寻找最佳平衡点的时候，我们的验证团队正是依靠VCS多核技术拥有的高速验证能力来在基于四核AMD Opteron处理器的服务器上来验证这些复杂设计的。”

应用和设计并行性

采用SystemVerilog促使设计者能够利用更多更先进的设计技术，例如约束随机Testbench、断言和覆盖率分析等。新思科技引领着NTB优化工作，通过本征地（natively）编译上述技术，在单核芯片上性能能够提升5倍。采用新型多核技术，VCS解决方案把NTB优化应用到多核CPU上，并行处理整个验证环境，使性能达到最大化。这不仅包括testbench、断言、覆盖率和调试这些验证应用，还包括待测设计（DUT）。设计层面并行性(DLP) 让一个用户能够同时模拟一个核的多个实例（instance）、一个大型设计的多个部分、或者以上两者的结合。应用层面并行性（ALP）可以让设计者在多核上同时运行testbenches、断言、覆盖率和调试功能。DLP和ALP的结合优化了多核CPU上的VCS性能。

“新思科技一直致力于开发创新的优化技术，推动性能的提升。”新思科技高级副总裁兼验证部门总经理Manoj Gandhi表示，“VCS多核技术构建于非常成功的Roadrunner、 Radiant和Native Testbench优化技术，能够应对现代验证工作中快速增长的需求。这一新技术也为新思科技为多核计算平台提供更多创新奠定了一个坚实的基础。”

上市

VCS功能验证解决方案的多核技术目前已经进入Beta阶段，预期将于2009年第三季度进入产品版本。

新思科技推出Lynx设计系统

Production-Ready设计环境不仅促进了芯片开发并能有效降低项目风险

2009年3月20日，北京－－作为全球领先的半导体设计与制造的软件和知识产权（IP）供应商，新思科技（Nasdaq：SNPS）今天发布了针对芯片设计领域最完整的、高度自动化的设计环境——Lynx设计系统。Lynx 设计系统适合于所有类型的设计团队，它将RTL-to-GDSII 产品验证流程与有效提升设计效率的特性相结合，在促进芯片开发的同时，很大程度上降低了设计过程中新工艺的设计风险。 Lynx的开放架构针对新思科技Galaxy™设计平台的快速、out-of-the-box调度应用进行了优化设计，并且对于结合第三方技术的应用也具有充分的可配置性。由于Lynx系统整合了新思科技及其代工工厂和第三方IP合作伙伴的各种设计经验，通过在预定流程、推荐工具设置、预验证技术参数方面的支持，使Lynx设计系统能够在一周之内完全搭建起来并全速投入运行。

“Lynx满足目前两个紧迫的需求：一是在保证芯片设计质量的同时提高效率； 二是通过系统的设计流程管理来降低设计成本。”新思科技总裁兼首席执行官Aart de Geus表示，“在如今巨大的经济压力面前， Lynx为项目团队和管理团队提供了灵活的即用型监测工具，能够实时监控设计进程并有效缩减时间成本。”

ARM全球设计技术总监John Goodenough则表示：“很多年以来，设计公司总是花费大量的内部资源为一个特定的处理或技术节点验证设计流程和程序库。通过与Synopsys的紧密合作，我们致力于提供类似于优选ARM处理器解决方案的foundry-ready的物理IP平台并整合于Lynx系统，从而解决这个问题。这将使设计公司在保证设计选择性与性能的前提下有效缩短产品上市时间。”

Lynx设计系统由四个关键部件组成：

• Full-chip 生产流程
• Foundry-Ready系统
• 运行时间管理器
• 管理控制室

Full-chip 生产流程

Lynx设计系统特点在于整合了一套灵活的、完全集成的RTL-to-GDSII设计流程，而且这套设计流程是经过了上百家设计公司最终流片验证的。Lynx还包含了最新的针对实现65纳米和40纳米设计的，各种包括严格的低功耗设计技术在内的方法论，例如MCMM、SRPG和DVFS，这样能够使芯片设计团队在进行大型复杂的工程时，同时进行不同层次的设计工作。Lynx能够自动实现流程配置和执行，以提升设计团队的工作效率。Lynx嵌入了来自于ARM-Synopsys实现参考方法论(iRM)中最优秀的设计经验，并采用了优化的ARM物理IP。iRM精简了设计人员的设计流程，采用经过ARM和Synopsys验证过的完整方案，可以将ARM 处理器嵌入到所选定的设计节点，从而获得杰出的性能参数和能耗参数。
“Lynx的预测试的流程能够将引入的新工艺风险降到最低，使我们的工程师能够专注于完成设计。”世界最具创新精神的助听器生产商之一Oticon A/S 公司的产品开发-团队平台总监Mogens Balsby评价：“Lynx特别易于安装，这让我们印象深刻。其全面性也使其成为最为经济的方法，让我们能够快速行动，把项目启动起来。”

Foundry-Ready系统

设计团队所面临的挑战之一就是如何鉴别来自多方面的技术数据和IP。Lynx还具有Foundry-Ready系统，通过预验证流程中所具备的技术文件和程序库，设计人员就能够启动一个芯片设计项目。同时，硬核IP检验器使工程师可以通过对即将采用的IP实施独立测试或与其他设计IP的交互操作测试，使设计进程加速推进。针对不同代工工厂的工艺及库文件，设计人员可以对Foundry-Ready进行设置的调整，通过对特定工艺参数的检验以及典型缺省参数的设置，例如影响到芯片生产的因素——金属填充密度、片上时序偏差等，这些特性保证了芯片从设计环节到生产环节中产品性能参数的一致性。

运行时间管理器

Lynx设计系统还包含一个运行时间管理器，可自动进行配置并执行设计流程，以提升设计团队的工作效率。运行时间管理器是一个基于图形用户界面的应用，能够很容易实现设计流程参数的创建与确认，以及通过下拉式菜单界面来修改流程。利用时间管理器，设计师可以通过每一设计步骤的运行报告以及更容易调试前后流程中所存在问题的能力，可以在设计进程中同时监控一个或多个设计模块的运行。运行时间管理器还可以用于批次模式，使一个模块或整个芯片的构建完全自动化。

管理控制室

Lynx设计系统的另一个关键性能是提供了独特的设计工程状态可视界面。Lynx的管理控制室为设计者提供了基于浏览器的设计工具，可以直接访问设计进程当中Lynx自动获取的重要项目数据；同时也提供基于图形用户界面的设计工具，帮助客户根据特定目标生成基于目前设计状态的特定报告。在模块和芯片级，设计者可以对与设计特性（如时序、应用、时滞、漏电和故障检测范围）和系统资源(如运行时间、CPU和存储器使用)相关的50多个参数进行追踪，并且用户也可以在流程中添加自己设定的测试参数。而且，设计者也可以在任何网络浏览器中直接访问关键项目统计数据和相关运行趋势数据，这不仅有助于各级管理者更好地在所有设计层次上预测设计完成的时间，还能够在项目过程中更好地基于数据做出决策，更合理更充分地利用人力和计算资源。

“Lynx 所具有的自动化和并行性帮助我们物理层设计工程师们在设计流程中快速获得他们所需的设计模块。”Wipro技术公司的首席顾问Sujeeth Joseph评价，“基于GUI的运行时间管理器还使设计流程中的监控和调试变得更加容易。另外，在设计工作开始的时候就能够拥有预测试的程序库和工艺数据，对于加快进程、减少风险帮助很大。”

新思科技的Lynx设计系统目前已上市。

ASIC原型验证理念和解决方案高级研讨会

日期及地点：
日期：2009年3月26日（星期四）
地址：国家集成电路设计 成都产业化基地

日程安排：

时间	内容	讲演者
13:00-13:30	签到
13:30-13:40	欢迎致辞	Jimmy Chen—SBG Asia Product Director
13:40-14:15	Confirma原型验证系统概述	Jimmy Chen—SBG Asia Product Director
14:15-15:15	HAPS演示和HAPS设计流程介绍	Leo Zhang—Sr.AC
15:15-15:30	休息
15:30-16:30	FPGA设计流程即综合调试工具介绍	Leo Zhang—Sr.AC
16:30-17:15	ESL设计工具概述	Leo Zhang—Sr.AC
17:15-17:30	问答及抽奖

联系方式：
联系人：张慧敏小姐
邮件：hmzhang@synopsys.com
电话：010-5986 0653
传真：010-5986 0610

Eclypse低功耗解决方案专题研讨会

介绍UPF和低功耗前端流程

此次为期一天的专题研讨会将向与会者介绍统一功耗设计描述语言（UPF），以及如何在采用了先进低功耗设计的方案中规划、验证和实现功耗设计意图。本次专题研讨会将讨论通过采用UPF来描述功率设计意图，以执行多电压/关断电源设计方案的功能验证、综合以及静态验证的方法。研讨会将包括一些实际动手的练习以验证在一项实际设计方案中应用UPF的案例。

请注意：本研讨会旨在让与会者了解UPF运用。与会者可以获得有关如何通过采用UPF来运用先进低功耗设计技巧的应用知识，而且能够认识到使用这些技巧在实现和验证过程中的意义。

参加人员：
那些想要了解UPF语言以及UPF如何应用于先进低功耗设计的前端验证以及实现的设计、验证和CAD工程师或技术经理。

北京办事处	上海办事处	深圳产业化基地
2009年3月31日 9:30am-5:30pm	2009年3月30日 9:30am-5:30pm	2009年3月31日 9:30am-5:30pm
报名联系人：戴景雯 邮件：jwdai@synopsys.com 电话：010-5986 0651 地址：海淀区科学院南路2号融科资讯中心A座7层711	报名联系人：仲蔚 邮件：weiz@synopsys.com 电话：021-2307 2297 地址：长宁区长宁路1027号兆丰广场16层	报名联系人：王懿 邮件：jojowang@synopsys.com 电话：0755-8251 9830 地址：深圳高新区中区科技中二路软件园四栋六楼东

Next Page »

• SNUG

• 

• White Paper

• 

• Good Chip Series

• 

Copyright © 2010 新思科技     京ICP备09052939号

人才招聘 | 关于我们 | 联系我们 | Synopsys全球