Synopsys推出用于早期RTL探测的DC Explorer
April 26, 2011
通过容忍不完整数据的早期探测加速了设计实现进程解决方案
加利福尼亚州山景城，2011年4月6日—全球领先的半导体设计、验证和制造软件及知识产权（IP）供应商新思科技有限公司（Synopsys, Inc.， 纳斯达克股票市场代码：SNPS）日前宣布：其Galaxy™设计实现平台上又增加最新的工具DC Explorer，以显著加快高质量设计数据的开发速度。为了满足当前那些大规模集成的、拥有数百万实例的、“千兆级”的设计所面临的极具挑战性的进度要求，工程师们需要一种RTL探测解决方案，以确保他们能快速而高效地对不同的设计配置进行假设分析—甚至在设计数据完成之前就可进行 — 同时为实现流程创建一个更好的起始点。DC Explorer通过提供快出5倍的运行时间，以及与DC Ultra™ RTL综合10%的时序和面积关联度来解决了这个挑战。它也容忍不完整的设计数据，因此在设计流程的很早期就能指导高质量的RTL和约束条件开发，从而确保了一个高度融合的设计流程。不久前，在加利福尼亚圣何塞举行的Synopsys 用户大会 (SNUG™)上，用户们已概况介绍了DC Explorer在提升生产效率所带来的各种新的好处。
“在设计开发早期阶段的提升生产效率能够显著加速我们的IC实现流程。”意法半导体中央CAD和设计解决方案机构数字解决方案和先导项目组副经理Giancarlo Sada说：“我们在多个设计的不同开发阶段运行了DC Explorer，并见证了至少快出4倍的运行时间和与DC Ultra10%的关联度。这将使我们的设计师在流程的早期就能有效地评估各种不同的实现方案，调整设计数据，并创建一个高度融合和更快速的设计流程。”
在当前的庞大而复杂IC的早期RTL设计开发阶段，设计数据有多个来源，并且一致性和完整性程度各有不同。工程师们缺少一种快速而有效的方式来试探和完善数据、修复设计问题和为RTL综合创建一个更好的起始点，进而形成一个高度融合的实现流程。DC Explorer为设计师们提供了他们所需要的RTL探测功能，帮助他们在实现之前就能有效地识别潜在的设计问题和需改进之处。另外，当输入RTL、约束条件和现有的库模型不完整时，DC Explorer就会生成一个关于哪些需要完成和修复的综合报告，从而加速了设计创建过程。最后，DC Explorer与Design Compiler® RTL综合器语句兼容，这使得它非常容易使用，并能很容易地部署到现有的客户流程中。
“Synopsys不断致力于帮助我们的客户提高其生产能力和为他们的千兆级系统级芯片器件缩短设计周期。”Synopsys高级副总裁和实现方案事业部总经理Antun Domic说：“DC Explorer为IC设计师们提供了另一个重要的产能提升工具，使他们能够在设计流程的很早期就能执行RTL探测，从而提升了设计数据的质量和显著加速了设计进程。”
供货
DC Explorer现只针对有限的客户供货
关于Synopsys
新思科技有限公司（Synopsys, Inc., Nasdaq：SNPS）是全球电子设计自动化（EDA）行业的领导者，为全球电子市场提供用于半导体设计、验证和制造的软件、知识产权（IP）和服务。Synopsys完整的、集成化的产品组合将其实施、验证、IP、制造和现场可编程门阵列（FPGA）等方案集于一体，帮助设计师和制造商解决了当前面对的各种关键挑战，如功率消耗、良率管理、系统到芯片（system-to-silicon）验证以及实现时间等。这些技术领先的解决方案可帮助Synopsys的客户建立竞争优势，既可以将最好的产品快速地带入市场，同时降低成本和进度风险。Synopsys的总部位于加利福尼亚州的山景城（Mountain View），并且在北美、欧洲、日本、亚洲和印度设有大约70家办公室。如需获得更多信息，请登陆http://www.synopsys.com。
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Synopsys, Galaxy, Design Compiler and DC Ultra are registered trademarks or trademarks of Synopsys, Inc. Any other trademarks or registered trademarks mentioned in this release are the intellectual property of their respective owners.
Synopsys和华虹NEC合作推出低功耗参考流程3.0
April 26, 2011
中国上海，2011年4月25日—全球领先的半导体设计、验证和制造软件及知识产权（IP）供应商新思科技有限公司（Synopsys, Inc.， 纳斯达克股票市场代码：SNPS），以及中国大陆领先的IC代工服务供应商上海华虹NEC电子有限公司（HHNEC）今日宣布：即日起推出130纳米参考流程版本3.0。该参考流程是Synopsys和华虹NEC共同合作的结晶，它将Synopsys Eclypse™ 低功耗解决方案加入到之前为设计师所提供的各种参考流程之中。 设计师们可直接进入到一条通往华虹NEC的130nm硅工艺的优化路径，从而确保他们满足其项目和成本要求。
参考流程3.0具有Synopsys Galaxy™实施平台和Discovery™验证平台的实施和验证功能，可确保工程师部署各种先进的低功耗技术。参考流程3.0增加的功能包括：用于低功耗等效性验证的Synopsys Formality™解决方案、用于静态规则检验的MVRC、用于功率优化的Power Compiler™，以及用于多电压仿真的带有MVSIM仿真器的VCS™。
采用华虹NEC内部开发的单元库、SRAM和130nm IO库对该参考设计流程进行了验证。华虹NEC的一个低功耗完整单元库现在可供客户使用，用于验证参考流程的测试芯片采用了多电源和多电压设计。
“华虹NEC的130nm逻辑工艺需要一种能够应对漏电功率的流程，以满足客户对各种高功效设计的需求。”华虹NEC的设计服务总监Wang Nan说：“我们与Synopsys紧密合作为我们的共同客户提供解决方案，以确保他们能够充分利用Synopsys的低功耗设计强项和我们的制造专长。”
“Synopsys与我们的半导体代工伙伴密切合作，确保我们的共同客户加速从设计到制造的过程。”Synopsys企业营销和战略联盟副总裁Rich Goldman说：“我们与华虹NEC合作，为工程师团队提供了一种经过验证的参考流程。该参考流程面向华虹NEC 130nm工艺技术和利用Synopsys低功耗实施和验证技术，推动了工程师们的系统级芯片设计。”
可用性
华虹NEC现在即可提供HHNEC-Synopsys参考流程3.0。更多信息，敬请联系您的华虹NEC客户经理
关于华虹NEC
上海华虹NEC电子有限公司成立于1997年6月，是中国大陆第一家8英寸半导体制造厂商，并且已成为世界领先的纯晶圆代工厂商之一，为全球客户提供增值型代工服务。公司在中国大陆拥有两条8英寸代工生产线，并且都在以每月9万片的总产能进行大规模生产。华虹NEC的总部位于中国上海，同时将销售和技术支持扩展到台湾地区、日本、北美和欧洲。
关于Synopsys
新思科技有限公司（Synopsys, Inc., Nasdaq：SNPS）是全球电子设计自动化（EDA）行业的领导者，为全球电子市场提供用于半导体设计、验证和制造的软件、知识产权（IP）和服务。Synopsys完整的、集成化的产品组合将其实施、验证、IP、制造和现场可编程门阵列（FPGA）等方案集于一体，帮助设计师和制造商解决了当前面对的各种关键挑战，如功率消耗、良率管理、系统到芯片（system-to-silicon）验证以及实现时间等。这些技术领先的解决方案可帮助Synopsys的客户建立竞争优势，既可以将最好的产品快速地带入市场，同时降低成本和进度风险。Synopsys的总部位于加利福尼亚州的山景城（Mountain View），并且在北美、欧洲、日本、亚洲和印度设有大约70家办公室。如需获得更多信息，请登陆http://www.synopsys.com。
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Synopsys, Eclypse, Formality, Power Compiler, Galaxy and VCS are registered trademarks or trademarks of Synopsys, Inc. Any other trademarks or registered trademarks mentioned in this release are the intellectual property of their respective owners.
Synopsys和Xilinx合作出版业界首本基于FPGA的SoC设计原型方法手册
April 26, 2011
手册记录了为原型设计的最佳方法
加利福尼亚州山景城和圣何塞，2011年3月18日—全球领先的半导体设计、验证和制造软件及知识产权（IP）供应商新思科技有限公司（Synopsys, Inc.， 纳斯达克股票市场代码：SNPS）和可编程逻辑行业领导者Xilinx公司（纳斯达克股票市场代码：XLNX），日前宣布推出《基于FPGA的原型方法手册》一书（FPMM），这是一本以FPGA为平台进行系统级芯片（SoC）开发的实用指南。这本手册凝结了来自BBC研发、Design of System on Silicon S.A. (DS2) 、飞思卡尔半导体、LSI、NVIDIA、意法半导体和德州仪器公司工程师团队的宝贵设计和验证专业知识，他们已经成功地采用基于FPGA的原型技术来加速复杂 ASIC和SoC开发项目。
To view the multimedia news release, please go to:http://www.synopsys.com/Company/PressRoom/Pages/FPMMNR.aspx .
该手册涵盖了基于FPGA原型开发的所有方面，包括了解原型技术的挑战和好处、在FPGA上实施SoC设计，以及最后用于软件和硬件验证。Synopsys 和Xilinx希望FPMM能够成为基于FPGA原型的在线互动社区的推动者，该社区网址为http://www.synopsys.com/fpmm ，在该社区原型工程师们能够提交挑战和交换最好的实践经验。
FPMM的作者为来自Synopsys的Doug Amos和Rene Richter，以及Xilinx公司的Austin Lesea，他们都是FPGA技术和采用FPGA进行原型设计方面的专家。鉴于SoC设计通常被创建用于ASIC的技术实现， 因此这就为在一个或多个FPGA器件上进行实施提出了具体的挑战。作者们意识到了这点，因此编写了这本不仅能帮助原型技术新手，而且能帮助富有经验的团队和项目领导者的独特的参考指南。FPMM除了从通过组建定制板进行虚拟原型到购买完整的原型系统对原型技术选择范围进行全面评述外，还概括出一种叫做“为原型设计”（Design-for-Prototyping）的方法。该方法为原型设计将基于FPGA的原型无缝集成到ASIC/SoC项目上，这样设计能够更加容易地进行实现，从而能够最早地向终端用户提供产品。通过连接到虚拟原型这样的系统级工具，这种方法为更早期的软件开发和项目进行首次软硬件集成时的关键后期阶段时提供了更高生产效能。
“FPMM将会成为ASIC设计师和原型设计师的宝贵资源，因为它是业界将大量信息收集成册、并且对在FPGA硬件上成功实现ASIC设计原型所面临的挑战和解决方案做出概述的首次尝试，。” Xilinx公司全球营销和业务拓展高级副总裁Vincent Ratford说：“由于Xilinx® Virtex® FPGA器件的高逻辑容量，它们一直被广泛用于ASIC原型构建。我们希望我们的28nm Virtex-7产品系列中的200万逻辑单元将会延续这种趋势。”
“Synopsys长期以来一直在出版各种方法手册，它们被设计师广泛采用并帮助他们变得更加高效。Synopsys和Xilinx之间的合作，以及在原型技术方面多位知名行业领导者的贡献，使人们有可能从FPMM中获得最佳的方法，从而为其他使用者从中学习经验铺平了道路和有助于加速系统验证。”Synopsys市场营销和战略开发高级副总裁John Chilton说。
硬件辅助验证的经济学分析
FPMM包含15个综合章节和2个涵盖实际案例的附录。该手册按照章节来组织架构，将基于FPGA的原型项目所面临的任务和决策并行讲述。每个章节都独立设计，使其可作为参考手册使用。
更多有关FPMM的信息，包括如何通过Amazon.com购买和下载免费的电子版本，请访问FPMM网站http://www.synopsys.com/fpmm。 另外，请登陆http://www.synopsys.com/synopsyspress.了解Synopsys Press出版的更多其它方法手册和教育性出版物。
关于Synopsys
新思科技有限公司（Synopsys, Inc., Nasdaq：SNPS）是全球电子设计自动化（EDA）行业的领导者，为全球电子市场提供用于半导体设计、验证和制造的软件、知识产权（IP）和服务。Synopsys完整的、集成化的产品组合将其实施、验证、IP、制造和现场可编程门阵列（FPGA）等方案集于一体，帮助设计师和制造商解决了当前面对的各种关键挑战，如功率消耗、良率管理、系统到芯片（system-to-silicon）验证以及实现时间等。这些技术领先的解决方案可帮助Synopsys的客户建立竞争优势，既可以将最好的产品快速地带入市场，同时降低成本和进度风险。Synopsys的总部位于加利福尼亚州的山景城（Mountain View），并且在北美、欧洲、日本、亚洲和印度设有大约70家办公室。如需获得更多信息，请登陆http://www.synopsys.com。
关于Xilinx
Xilinx是完整可编程逻辑解决方案的世界领导者。更多信息，请登陆http://www.xilinx.com.
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Synopsys is a registered trademark of Synopsys, Inc. Xilinx and Virtex are registered trademarks of Xilinx, Inc. All other trademarks or registered trademarks mentioned in this release are the intellectual property of their respective owners.
海阔凭鱼跃 天高任鸟飞—Synopsys 2011中国用户大会征文
March 15, 2011
是鹰你就要飞，是鱼你就要游，我们为您搭建好了展示的空间，现在就等您的参与！
论文征集内容包括:
综合策略与经验
Synthesis Strategies and Experiences
深深亚微米物理设计, 包含信号完整性和低功耗设计
Deep Submicron Physical Design, with SI and Low Power
深亚微米SOC物理分析及建模
Physical Analysis and Modeling for Deep Submicron SoC
SoC验证及仿真技术
SoC Verification/Simulation Techniques
可测性设计及测试向量自动生成
Design-For-Test (DFT) and Test Vector Generation
静态验证
Static Design Verification
系统级设计
System Level Design
FPGA及原型设计
FPGA and Prototyping
数模混合设计与验证
Mix-Signal Design and Verification
在分享您的成功设计经验同时，又能赢取SNUG大奖，如此的精彩，您还等什么呢？快来参加我们的SNUG用户大会吧！
征文步骤：
- 请按照Synopsys的模板要求提供您的论文摘要，并email至snugchina@synopsys.com（截止时间为： 4月30日，请附上所有作者的姓名，单位，电话号码以及论文的题目）
- Synopsys技术委员会筛选所有论文摘要
- 入选的论文摘要将有专门的Synopsys技术人员与您具体沟通您的论文
- 准备论文（截止时间为：6月30日）
- Synopsys 2011年中国用户大会及颁奖仪式将于8月分别在北京，上海和深圳举行
奖励办法：
- 所有提供论文的作者都将获得精美的纪念品
- 优秀获奖论文将编辑成册，供获奖论文作者收藏
- 获奖论文的作者将获得丰厚的奖品及奖金
- 根据作者的需求，所有获奖论文将在相应的媒体发表
- 所有获奖论文的作者将获得”Synopsys 成功用户证书”
Synopsys 2010 用户大会暨技术研讨会
July 5, 2010
北京
日期：2010年8月9日（星期一）
地点：北京香格里拉饭店 一层大宴会厅
地址：北京市紫竹院路29号
日程安排:
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8:30-9:00
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Registration
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9:00-9:15
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Opening by Robert Li —– Synopsys China Country Manager
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9:15-9:45
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Keynote Speech by Frank Lee —– Synopsys Vice President
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9:45-10:15
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Guest Speech by Roger Luo —–TSMC China Country Manager
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10:15-10:30
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SNUG Award Ceremony
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10:30-10:45
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Break
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Galaxy
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Low Power
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SNUG Award Paper
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IP and Prototyping
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Verification
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10:45-11:45
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IC Design Challenges & Galaxy Overview (Eddie Hsu) |
10:45-11:15
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Overview (Larry Vivolo) |
10:45-11:30 |
基于Magellan的eDram控制器验证 |
10:45-11:30 | Implementing USB 3.0 on Your SoC: IP Instantiation to Compliance Testing (Haoping Liu) |
10:45-11:45 | Discovery Verification Platform Overview (Albert Chiang) |
| 11:15-12:00 | Low Power Verification Update (Krishna Balachandran) |
11:30-12:15 | Physical Verification in 65nm Design (Leadcore) |
11:30-12:15 | Definition Multimedia Interface – Understanding HDMI 1.4
(Tom Liu) |
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11:45-13:00
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Lunch | 12:00-13:00 | Lunch | 12:15-13:15 | Lunch | 12:15-13:15 | Lunch | 11:45-13:00 | Lunch |
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12:30
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LYNX Demo | 12:30 | LYNX Demo | 12:30 | LYNX Demo | 12:30 | LYNX Demo | 12:30 | LYNX Demo |
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13:00-14:00
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RTL Synthesis & TEST (Alvin Hsu) |
13:00-14:30 | Low Power Implementation Update (BJ: Li Ang/Zhizhong) (SH: Qiuer/David) (SZ: Kenny) |
13:15-14:00 | 低功耗验证解决方案 (Vimicro Corporation) |
13:15-14:00 | In-system Calibration for High-Speed DDR Interface IP (Fong Li) |
13:00-15:00 | VCS Product Update (Albert Chiang) |
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14:00-14.:45
|
Signoff (STA, SI, Extraction) (Jack Ting) |
14:30-15:00 | Visual UPF GUI (Larry Vivolo) |
14:00-14:45 | Using Multi-Bit Flip-Flop for Clock Power Saving by DesignCompiler (Faraday Technology Corporation) |
14:00-15:00 | System Design Overview: from Concept to Implementation (BJ/SH:William Lock) (SZ: Zhizhi/Xiaowei) |
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14:45-15:00
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Break | 15:00-15:15 | Break | 14:45-15:00 | Break | 15:00-15:15 | Break | 15:00-15:15 | Break |
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15:00-17:00
|
Physical Design & Verification (Dan Huang/Siao Lung Hwang) |
15:15-16:15 | Extreme Low-Power Datapath Design with DesignWare minPower Components (Jay Chiang) |
15:15-16:30 | Analog & Mixed-Signal Circuit Simulation Update (Peter Wang) |
15:15-15:45 | Bigger, Faster, Better – An Introduction to HAPS 60 (Neil Songcuan) |
15:15-16:00 | Verification Methodology Update (Albert Chiang) |
| 16:15-17:00 | In-Design Rail Analysis for Faster Power Network Design Closure (Jack Ting) |
15:45-17:00 | From SoC to FPGA-based Prototyping: Designware IP in Two Worlds (Neil Songcuan) |
16:15-17:00 | Magellan Product Update (Krishna Balachandran) |
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17:00-17:15
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Lucky draw
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联系人：戴景雯
邮件：jwdai@synopsys.com
电话：010-5986 0651
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上海
时间：2010年8月11日（星期三）
地点：上海龙之梦丽晶大酒店 四层大宴会厅
地址：上海市长宁区延安西路1116号
日程安排:
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8:30-9:00
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Registration
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9:00-9:15
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Opening by Robert Li —– Synopsys China Country Manager
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9:15-9:45
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Keynote Speech by Frank Lee —– Synopsys Vice President
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9:45-10:15
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Guest Speech by Fu Hui —– Managing director of Infineon Technologies Xi’an Co., Ltd
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10:15-10:30
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SNUG Award Ceremony
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10:30-10:45
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Break
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Galaxy
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Low Power
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SNUG Award Paper
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IP and Prototyping
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Verification
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10:45-11:45
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IC Design Challenges & Galaxy Overview (Eddie Hsu) |
10:45-11:15
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Overview
(Larry Vivolo) |
10:45-11:30 |
深亚微米SoC晶体管级静态时序分析与建模 (National High Performance IC (Shanghai) Design Center) |
10:45-11:30 | Implementing USB 3.0 on Your SoC: IP Instantiation to Compliance Testing
(Haoping Liu) |
10:45-11:45 | Discovery Verification Platform Overview
(Albert Chiang) |
| 11:15-12:00 | Low Power Verification Update
(Krishna Balachandran) |
11:30-12:15 | 基于Synopsys CHIPit平台的数字全高清视频N2M芯片事务级验证
(Pixelworks) |
11:30-12:15 | Definition Multimedia Interface – Understanding HDMI 1.4
(Tom Liu) |
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11:45-13:00
|
Lunch | 12:00-13:00 | Lunch | 12:15-13:15 | Lunch | 12:15-13:15 | Lunch | 11:45-13:00 | Lunch |
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12:30
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LYNX Demo | 12:30 | LYNX Demo | 12:30 | LYNX Demo | 12:30 | LYNX Demo | 12:30 | LYNX Demo |
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13:00-14:00
|
RTL Synthesis & TEST
(Alvin Hsu) |
13:00-14:30 | Low Power Implementation Update
(BJ: Li Ang/Zhizhong) (SH: Qiuer/David) (SZ: Kenny) |
13:15-14:00 | Minimizing Clock Latency with IC Compiler
(Brite Semiconductor) |
13:15-14:00 | In-system Calibration for High-Speed DDR Interface IP
(Fong Li) |
13:00-15:00 | VCS Product Update
(Albert Chiang) |
|
14:00-14.:45
|
Signoff (STA, SI, Extraction)
(Jack Ting) |
14:30-15:00 | Visual UPF GUI
(Larry Vivolo) |
14:00-14:45 | PVE验证解决方案
(Vimicro Corporation) |
14:00-15:00 | System Design Overview: from Concept to Implementation
(BJ/SH:William Lock) (SZ: Zhizhi/Xiaowei) |
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14:45-15:00
|
Break | 15:00-15:15 | Break | 14:45-15:00 | Break | 15:00-15:15 | Break | 15:00-15:15 | Break |
|
15:00-17:00
|
Physical Design & Verification
(Dan Huang/Siao Lung Hwang) |
15:15-16:15 | Extreme Low-Power Datapath Design with DesignWare minPower Components
(Jay Chiang) |
15:15-16:30 | Analog & Mixed-Signal Circuit Simulation Update
(Peter Wang) |
15:15-15:45 | Bigger, Faster, Better – An Introduction to HAPS 60
(Neil Songcuan) |
15:15-16:00 | Verification Methodology Update
(Albert Chiang) |
| 16:15-17:00 | In-Design Rail Analysis for Faster Power Network Design Closure
(Jack Ting) |
15:45-17:00 | From SoC to FPGA-based Prototyping: Designware IP in Two Worlds
(Neil Songcuan) |
16:15-17:00 | Magellan Product Update
(Krishna Balachandran) |
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17:00-17:15
|
Lucky draw
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18:00-20:00
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R&D night
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联系人：刘佳
邮件：jialiu@synopsys.com
电话：021-2307 2082
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深圳
日期：2010年8月13日（星期五）
地点：深圳威尼斯皇冠假日酒店 一层大宴会厅
地址：深圳市华侨城深南大道9026号
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8:30-9:00
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Registration
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9:00-9:15
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Opening by Robert Li —– Synopsys China Country Manager
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9:15-10:15
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Keynote Speech by Frank Lee —– Synopsys Vice President
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10:15-10:30
|
SNUG Award Ceremony
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10:30-10:45
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Break
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Galaxy
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Low Power
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IP and Prototyping
|
Verification
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10:45-11:45
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IC Design Challenges & Galaxy Overview (Eddie Hsu) |
10:45-11:15
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Overview
(Larry Vivolo) |
10:45-11:30 | Implementing USB 3.0 on Your SoC: IP Instantiation to Compliance Testing
(Haoping Liu) |
10:45-11:45 | Discovery Verification Platform Overview
(Albert Chiang) |
| 11:15-12:00 | Low Power Verification Update
(Krishna Balachandran) |
11:30-12:15 | Definition Multimedia Interface – Understanding HDMI 1.4
(Tom Liu) |
||||
|
11:45-13:00
|
Lunch | 12:00-13:00 | Lunch | 12:15-13:15 | Lunch | 11:45-13:00 | Lunch |
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12:30
|
LYNX Demo | 12:30 | LYNX Demo | 12:30 | LYNX Demo | 12:30 | LYNX Demo |
|
13:00-14:00
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RTL Synthesis & TEST
(Alvin Hsu) |
13:00-14:30 | Low Power Implementation Update
(BJ: Li Ang/Zhizhong) |
13:15-14:00 | In-system Calibration for High-Speed DDR Interface IP
(Fong Li) |
13:00-15:00 | VCS Product Update
(Albert Chiang) |
|
14:00-14.:45
|
Signoff (STA, SI, Extraction)
(Jack Ting) |
14:30-15:00 | Visual UPF GUI
(Larry Vivolo) |
14:00-15:00 | System Design Overview: from Concept to Implementation
(BJ/SH:William Lock) |
||
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14:45-15:00
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Break | 15:00-15:15 | Break | 15:00-15:15 | Break | 15:00-15:15 | Break |
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15:00-17:00
|
Physical Design & Verification
(Dan Huang/Siao Lung Hwang) |
15:15-16:15 | Extreme Low-Power Datapath Design with DesignWare minPower Components
(Jay Chiang) |
15:15-15:45 | Bigger, Faster, Better – An Introduction to HAPS 60
(Neil Songcuan) |
15:15-16:00 | Verification Methodology Update
(Albert Chiang) |
| 16:15-17:00 | In-Design Rail Analysis for Faster Power Network Design Closure
(Jack Ting) |
15:45-17:00 | From SoC to FPGA-based Prototyping: Designware IP in Two Worlds
(Neil Songcuan) |
16:15-17:00 | Magellan Product Update
(Krishna Balachandran) |
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17:00-17:15
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Lucky draw
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联系人：王懿
邮件：jojowang@synopsys.com
电话：0755-82519830
Design Compiler 2010将综合和布局及布线的生产效率提高2倍
April 20, 2010
实现了与布局和布线检测5%的关联度，以及在多核技术上的2倍速更快的运行时间
美国加利福尼亚州山景城，2010年3月29日—— 全球领先的半导体设计、验证和制造的软件及知识产权（IP）供应商新思科技有限公司（Nasdaq:SNPS）日前宣布：该公司在其Galaxy™设计实现平台中推出了最新的创新RTL综合工具Design Compiler® 2010，它将综合和物理层实现流程增速了两倍。为了满足日益复杂的设计中极具挑战性的进度要求，工程师们需要一种RTL综合解决方案，使他们尽量减少重复工作并加速物理实现进程。为了应对这些挑战，Design Compiler 2010对拓扑技术进行扩展，为Synopsys旗舰布局布线解决方案IC Compiler提供“物理层指引”；将时序和面积的一致性提升至5%的同时，还将IC Complier的布线速度提升了1.5倍。Design Compiler 2010的这一项新功能使RTL工程师们能够在综合环境中进行布局检测，从而可以更快地达到最佳布局效果。此外，Design Complier采用可调至多核处理器的全新可扩展基础架构，在四核平台上可产生两倍提升综合运行时间。
“缩短设计时间和提升设计性能是确保我们市场竞争力的关键。”瑞萨科技公司DFM和数字EDA技术开发部门部经理Hitoshi Sugihara说：“借助拓扑技术在物理层指引中的全新延展，我们看到了Design Compiler设计综合器和IC Compiler芯片编译器之间差异在5%以内的一致性，使IC Compiler上实现了高达2倍速的更快布局和更好的设计时序。我们正在采用Design Compiler中这项技术创新，将我们的重复工作降到最低，同时在更短的设计周期内达到我们的设计目标。”
为了减轻今天巨大的上市时间压力，Design Compiler 2010对拓扑技术进行扩展，进一步优化了与IC Compiler的关联，将紧密关联度拉至5%。在综合过程中应用了额外的物理层优化技术，并且创建了物理层指引并将其传递到IC Compiler，从而简化了流程，并将IC Compiler的布局速度提升了1.5倍。Design Compiler 2010也为RTL设计师们提供了在综合环境内部进入到IC Compiler进行布局规划的功能。按下按钮后，设计师们就能够进行布局的调整，确保他们尽早识别和修复布局问题和获得更快速的设计收敛。
“在过去的几年里，我们使用Design Compiler的拓扑技术来发现和修复综合过程中的设计问题，使我们可充分预见实施结果。” 瑞昱半导体（Realtek）公司研发中心的常务副总监Shih-Arn Hwang说：“我们看到Design Compiler 2010的综合结果与物理层结果实现了紧密相关，同时它将IC Compiler的布局速度提升了1.5倍。这种综合和布局之间的紧密关联以及更快的运行时间正是我们在65nm及更小工艺技术中，减少重复工作和显著缩短设计进程所需要的。”
采用一种全新可扩展架构设计的Design Compiler 2010在多核计算服务器上可将运行速度显著提高。它采用一种优化的分布式原理和多线程并行技术方案，运行在四核计算服务器时可达到平均2倍速的更快运行时间，同时实现综合结果的零误差。
“我们一直致力于提升Design Compiler，以帮助设计师们缩短设计周期和提高生产效率。”Synopsys设计实现产品集团高级副总裁兼总经理Antun Domic说：“自从拓扑技术推出以来，逻辑综合对于包含物理层实现在内的设计收敛加快的影响显著增长。Design Compiler 2010继续延续着这种趋势，将重复工作明显减少并降低了物理层实现的运行时间。我们已经实现了这个目标，并大大更新了我们的软件架构以充分利用最新的处理器架构。”
Synopsys 2010中国用户大会征文
January 22, 2010
是鹰你就要飞，是鱼你就要游，我们为您搭建好了展示的空间，现在就等您的参与！
论文征集内容包括:
综合策略与经验
Synthesis Strategies and Experiences
深亚微米物理设计, 包含信号完整性和低功耗设计
Deep Submicron Physical Design, with SI and Low Power
深亚微米SOC物理分析及建模
Physical Analysis and Modeling for Deep Submicron SoC
SoC验证及仿真技术
SoC Verification/Simulation Techniques
可测性设计及测试向量自动生成
Design-For-Test (DFT) and Test Vector Generation
静态验证
Static Design Verification
系统级设计
System Level Design
FPGA及原型设计
FPGA and Prototyping
数模混合设计与验证
Mix-Signal Design and Verification
在分享您的成功设计经验同，又能赢取SNUG大奖，如此的精彩，您还等什么呢？快来参加我们的SNUG用户大会吧！
征文步骤：
- 请按照Synopsys的模板要求提供您的论文摘要，并email至snugchina@synopsys.com（截止时间为： 3月31日，请附上所有作者的姓名，单位，电话号码以及论文的题目）
- Synopsys技术委员会筛选所有论文摘要
- 入选的论文摘要将有专门的Synopsys技术人员与您具体沟通您的论文
- 准备论文（截止时间为：6月30日）
- Synopsys 2010年中国用户大会及颁奖仪式将于8月分别在北京，上海和深圳举行
奖励办法：
- 所有提供论文的作者都将获得精美的纪念品
- 优秀获奖论文将编辑成册，供获奖论文作者收藏
- 获奖论文的作者将获得丰厚的奖品及奖金
- 根据作者的需求，所有获奖论文将在相应的媒体发表
- 所有获奖论文的作者将获得”Synopsys 成功用户证书”
Synopsys用户大会暨技术研讨会
June 18, 2009
Synopsys诚邀您出席于2009年7月3日在上海举办的“Synopsys用户大会暨技术研讨会”，届时Synopsys总裁兼首席运营官陈志宽博士也将到会并发表主题演讲；同时来自各个产品线的专家和成功用户就Galaxy设计实现系统、Eclypse低功耗系统、丰富的数字和模拟IP库、FPGA协同验证四大主题开展讨论。
同时，Synopsys还将在会上为获得优秀论文奖的用户颁奖，并将邀请他们作为一线的开发者，与您交流开发心得和成就。此项活动内容丰富，各位专家的材料精彩纷呈，是一次不容错过的IC技术活动，因此再次真诚地邀请您在百忙之中拨冗参与。
时间：2009年7月3日（星期五）
地址 ：上海市长宁区延安西路1116号
地点：上海龙之梦丽晶大酒店－四层大宴会厅
日程安排（ 查看详细技术内容请点击）:
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8:30-
9:00
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Registration
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9:00-
9:15
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Opening by Robbins Yeh —– Managing Director, Greater China Region
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9:15-
10:00
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Keynote speech by Chi-Foon Chan —— President&COO
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10:00-10:30
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SNUG Award Ceremony by Yon-Teh Jung —— Vice President , Global Technical Services, AP Region
Shaojun Chang —— Manager, China, Global Technical Services |
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| 10:30-10:45 |
Break
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Galaxy Seminar
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Low Power Seminar
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SNUG Award Paper
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IP&FPGA
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丽晶宴会厅A(四楼)
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丽晶宴会厅B(四楼)
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丽晶宴会厅C(四楼)
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晶榕厅+晶枫厅(四楼)
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| 10:45-11:45 | Galaxy Overview |
10:45-11:15
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Eclypse Overview | 10:45-11:30 | 基于UPF技术的低功耗设计流程 | 10:45-11:45 | Synopsys USB 3.0 Solution and Analog IP Portfolio |
| 11:15-12:15 | Low Power Library/DW IP | 11:30-12:15 | A migration from Vera to SystemVerilog in a stepped approach Part II | ||||
| 11:45-13:00 | Lunch | 12:15-13:00 | Lunch | 12:15-13:15 | Lunch | 11:45-13:00 | Lunch |
| 13:00-14:30 | RTL Synthesis and Test | 13:00-14:15 | Low Power Verification & VMM-LP | 13:15-14:00 | 利用扫描链压缩技术与多测试时钟设计实现低功耗ATPG测试的方法 | 13:00-15:00 | Hardware-assisted Verification |
| 14:30-14:45 | Break | 14:15-15:15 | Low Power Services w/Lynx | 14:00-14:45 | 基于VMM和VMM Applications构建可重用验证环境的方法 | ||
| 14:45-16:00 | Signoff (STA, SI, Extraction) | 15:15-15:30 | Break | 14:45-15:00 | Break | 15:00-15:15 | Break |
| 15:30-17:00 | Eclypse Full Demo (IEEE 1801-based) | 15:00-15:45 | 一种利用IC Compiler来实现off-track布线的方法 | ||||
| 16:00-17:00 | Physical Design | 15:45-16:30 | RTL verification of DVS, Standby, Power gating in WLAN SoC using UPF | ||||
| 17:00-17:15 |
Lucky draw
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联系人：仲蔚
邮件：weiz@synopsys.com
电话：021-2307 2297
新思科技发布CustomSim统一电路仿真解决方案
April 7, 2009
该解决方案直面定制数字电路、模拟电路和存储验证方面的挑战，通过本地设计规则检验以提升工作效率
2009年4月7日，北京－－全球领先的半导体设计与制造的软件和知识产权（IP）供应商新思科技（Nasdaq：SNPS）今天宣布推出新型的电路仿真解决方案—— CustomSim™。该解决方案是将目前最优秀的电路仿真技术NanoSim®、HSIM®和XA整合到统一的具有多核处理能力的仿真系统中，对于大型模拟电路和混合信号电路设计，最多能够达到四倍的性能提升。这套解决方案同时将本征设计规则检验的概念引入到模拟/混合信号（AMS）设计领域。而且，CustomSim™也是同期发布的Discovery™ 2009 验证平台的重要组成部分。
随着计算技术、消费品电路与移动应用技术的不断融合，越来越复杂的模拟，数字，大规模存储器电路都被集成到同一颗芯片上。为了验证这些混合信号电路设计，工程师们需要一套整合的电路仿真解决方案来有效地验证不同类别的电路，包括定制的数字电路、模拟电路与存储器电路。而且，这一解决方案还要具有必要的性能和准确度来仿真数字模拟混合设计，如RF收发器、PLL和Sigma Delta转换器。CustomSim解决方案正是满足了这样的需求，它是通过将业界最优秀的仿真引擎与Synopsys’ VCS® 仿真器通过内建的DKI无缝接口完成全片的验证。该解决方案被集成到统一的AMS验证环境中，统一的输入、输出、统一的SPICE模型，统一的波形分析工具，操作简单明了。
“我们高端的CMOS图像传感器设计大量使用了模拟和数字电路，传统的混合仿真解决方案由于功能和性能的限制已经不能满足我们的需求。”Advasense技术公司的R&D副总裁Erez Sperling评价说，“与我们原先的仿真器相比，CustomSim在晶体管级的仿真中将效率提高了十倍，同时，基于DKI无缝接口技术让我们能够快速准确地验证我们的设计并进行仿真，这些在过去都是不可想象的。”
芯片逐渐缩小的几何尺寸以及越来越复杂的功耗管理技术,对于单个晶体管和电路的安全工作范围提出了巨大的挑战和不断增加的诸多限制。有些芯片的电学特性检查需要手工完成，对工作效率带来负面影响。。例如，为了确保某个Block由于悬浮门，直流漏电通路引起的漏功耗不能仅通过动态仿真验证，而CustomSim则提供一整套电路仿真解决方案， 包括静态和动态的本征电路检查，可以快速识别违反设计规则的情况和功耗管理的漏洞，从而提升设计师的效率和信心。”
TranSwitch公司混合信号电路设计经理Genady Veytsman评价道：“TranSwitch 公司开发了大量复杂的混合信号半导体器件和IP核，包括HDMI、DisplayPort、Ethernet 1000/100/10和CX4/LX4技术。新思科技的CustomSim是目前市场上唯一整合的晶体管级验证解决方案，能够有效地验证我们设计中所有不同的设计区域。”
“CustomSim解决方案整合了我们最优秀的电路仿真技术，是我们电路仿真技术发展中的一个重要的里程碑。”新思科技副总裁兼模拟/混合信号集团总经理Paul Lo表示：“ CustomSim提供一整套全面的AMS验证解决方案，包括先进的设计规则检测、可靠性分析、内核引擎性能等等，使设计师们有足够的信心去面对最严峻的AMS验证挑战。”
Discovery 验证平台
Discovery验证平台是一款集成了AMS和功能性验证解决方案，拥有业界最先进的技术，提供高性能的和灵活的包括混合HDL 和AMS模拟、调试、本征电路检查、断言功能、低功耗验证、验证IP、代码和功能覆盖率测试、testbench的自动控制和分析。在SystemVerilog、Verilog、Verilog-AMS、VHDL、SystemC™、OpenVera®语言、 UPF、VMM方法学和相关的VMM 应用等工业标准硬件设计和验证语言的支持下， Discovery平台使验证工程师能够显著地提高工作效率并更快速完成他们的AMS和数字设计。而且，利用Discovery平台能使设计者可以在规定的设计周期内大大提高首次流片的成功率。Discovery是新思科技Software-to-Silicon验证解决方案的一部分，新思科技Software-to-Silicon是业界针对复杂SoC设计的最全面的一整套解决方案，包括嵌入式软件开发、系统验证、 功能性验证和电路仿真软件、硬件、IP、方法学和服务。
新思科技发布Discovery 2009
April 7, 2009
Discovery 2009平台包括新型多核仿真性能、本地设计检测和全面的低功耗验证能力，提供更快的统一的验证解决方案
2009年4月7日，北京－－全球领先的半导体设计与制造的软件和知识产权（IP）供应商新思科技（Nasdaq：SNPS）今天发布了最新一代针对模拟/混合信号（AMS）和数字设计的完整解决方案——Discovery™验证平台。通过在整个平台里采用新型多核仿真技术、本征设计检验和全面的低功耗验证技术， Discovery 2009能够提供前所未有的验证能力。今天推出的多核仿真技术与VCS功能性验证及CustomSim™统一电路仿真解决方案（VCS及CustomSim™是Discovery平台两个关键的组成部分）将能够提供比之前解决方案快达四倍的验证速度。有了Discovery 2009，验证工程师们将能够显著提高工作效率，更快完成AMS和数字设计验证任务。
2008年3月, 新思科技宣布了一份全面的实施多核技术的规划，计划在其验证、实现和制造平台上广泛配置先进的并行、多线程、及其他优化的计算技术，以缩短芯片的研发周期。最新的技术成果就是VCS的多核技术扩展，能够提升两倍效率的验证性能。VCS多核技术，通过由多个处理器内核对仿真、覆盖率、断言、以及调试等操作进行并行的处理，将能消除验证工作的典型瓶颈，例如交互式仿真以及耗时较长的测试用例。新型CustomSim统一电路仿真解决方案整合了最优秀的、高性能的电路仿真技术，并结合具有多核处理能力的高精确度的验证方案，对于大型模拟电路和混合信号电路设计，能够提供多达四倍的性能提升。而对于高性能混合电路仿真，VCS与CustomSim则是通过Direct Kernel Integration接口（DKI）而紧密的融为一体。
Discovery 2009在从RTL到晶体管的多个抽象层次中集成了全面的低功耗验证能力。带有 MVSIM的VCS提供了真正的在最新《低功耗验证方法学手册》里定义的Voltage-Aware 的RTL级和门级的仿真能力、自动断言的功能以及全面的验证覆盖率。CustomSim是通过识别欧姆压降、电子漂移和静态功率泄漏（这些都会影响集成电路的可靠性和性能）的能力，在晶体管级验证复杂的功耗管理设计。新思科技利用新一代的 Discovery平台强化了其在低功耗设计和验证领域的领先者地位。
作为功能验证领域本征设计技术的先行者，新思科技早在2003年就发布了基于SystemVerilog的断言检测。今天， VCS用户可以选择用定制断言，或选择符合OCP、AXI、USB、PCI等标准协议的VCS断言功能 IP 检测他们的设计。随着CustomSim的推出，新思科技正从本征设计检验向AMS验证领域拓展。CustomSim提供一套丰富的静态与动态的基于设计规则的电路检测方法，如下电浮栅电路、电平移位器失调、栅氧化层击穿 和 正向偏压体效应二极管. 基于其高性能和多功能的仿真，CustomSim使工程师 能在流片前快速发现设计错误，避免代价昂贵的晶片重复修改。
“随着片上系统设计复杂性和多样性的提高，更快的、统一的验证解决方案显得尤为重要。”新思科技公司负责产品营销的副总裁 Bijan Kiani表示：“Discovery 2009建立在十几年技术创新的基础之上，提供统一的电路仿真、多核性能、本征设计检测、和全面的低功耗验证功能，从而创造前所未有的性能。因此，Discovery平台提供更高的生产力，使我们的客户实现更快速的验证。 ”
Discovery 验证平台
Discovery验证平台是一款集成了AMS和功能验证解决方案，拥有业界最先进的技术，提供高性能的和灵活的包括混合HDL 和AMS仿真、调试、本征设计检测、断言、低功耗验证、验证IP、代码和功能覆盖率、自动化的testbench以及形式分析。因其对工业标准硬件设计和验证语言，包括SystemVerilog、Verilog、Verilog-AMS、VHDL、SystemC™、OpenVera®语言、 UPF、VMM方法学和相关VMM 应用的支持， Discovery平台使验证工程师能够显著地提高工作效率并更快速完成他们的AMS和数字设计。而且，利用Discovery平台能使设计者可以在规定的设计周期内大大提高首次流片的成功率。Discovery是新思科技Software-to-Silicon验证解决方案的一部分，新思科技Software-to-Silicon是业界针对复杂SoC设计的最全面的一整套解决方案，包括嵌入式软件开发、系统验证、 功能性验证和电路仿真软件、硬件、IP、方法学和服务。
Insight China
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SNUG
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White Paper
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Good Chip Series
