新思科技VCS多核技术使验证速度提升两倍
April 7, 2009
新技术优化了多核CPU上的验证性能
2009年4月7日，北京－－全球领先的半导体设计与制造的软件和知识产权（IP）供应商新思科技（Nasdaq：SNPS）今天发布了 VCS®功能验证解决方案中的多核技术，VCS®是同期发布的新思科技Discovery™验证平台的一个关键组成部分。VCS多核技术通过对多核CPU处理能力的驾驭，能够把验证性能提升两倍；这项新技术是通过将耗时的计算处理动态地分配至多个内核来突破芯片验证的瓶颈，从而提高验证的速度。VCS多核技术是将并行计算技术与业界领先的Native Testbench (NTB)编译器结合起来，满足大型设计验证工作的性能需求。这一性能的提升可以帮助验证团队很好地应对在日益复杂的设计中所面临的验证挑战，达到首次流片成功效果。
“我们从VCS的创新性优化中不断受益，”AMD公司专业验证中心总监Paul Tobin评价：“当我们的工程师们在设计中集成更多的内核、在设计的性能、功耗和虚拟化之间寻找最佳平衡点的时候，我们的验证团队正是依靠VCS多核技术拥有的高速验证能力来在基于四核AMD Opteron处理器的服务器上来验证这些复杂设计的。”
应用和设计并行性
采用SystemVerilog促使设计者能够利用更多更先进的设计技术，例如约束随机Testbench、断言和覆盖率分析等。新思科技引领着NTB优化工作，通过本征地（natively）编译上述技术，在单核芯片上性能能够提升5倍。采用新型多核技术，VCS解决方案把NTB优化应用到多核CPU上，并行处理整个验证环境，使性能达到最大化。这不仅包括testbench、断言、覆盖率和调试这些验证应用，还包括待测设计（DUT）。设计层面并行性(DLP) 让一个用户能够同时模拟一个核的多个实例（instance）、一个大型设计的多个部分、或者以上两者的结合。应用层面并行性（ALP）可以让设计者在多核上同时运行testbenches、断言、覆盖率和调试功能。DLP和ALP的结合优化了多核CPU上的VCS性能。
“新思科技一直致力于开发创新的优化技术，推动性能的提升。”新思科技高级副总裁兼验证部门总经理Manoj Gandhi表示，“VCS多核技术构建于非常成功的Roadrunner、 Radiant和Native Testbench优化技术，能够应对现代验证工作中快速增长的需求。这一新技术也为新思科技为多核计算平台提供更多创新奠定了一个坚实的基础。”
上市
VCS功能验证解决方案的多核技术目前已经进入Beta阶段，预期将于2009年第三季度进入产品版本。
新思科技推出Lynx设计系统
March 25, 2009
Production-Ready设计环境不仅促进了芯片开发并能有效降低项目风险
2009年3月20日，北京－－作为全球领先的半导体设计与制造的软件和知识产权（IP）供应商，新思科技（Nasdaq：SNPS）今天发布了针对芯片设计领域最完整的、高度自动化的设计环境——Lynx设计系统。Lynx 设计系统适合于所有类型的设计团队，它将RTL-to-GDSII 产品验证流程与有效提升设计效率的特性相结合，在促进芯片开发的同时，很大程度上降低了设计过程中新工艺的设计风险。 Lynx的开放架构针对新思科技Galaxy™设计平台的快速、out-of-the-box调度应用进行了优化设计，并且对于结合第三方技术的应用也具有充分的可配置性。由于Lynx系统整合了新思科技及其代工工厂和第三方IP合作伙伴的各种设计经验，通过在预定流程、推荐工具设置、预验证技术参数方面的支持，使Lynx设计系统能够在一周之内完全搭建起来并全速投入运行。
“Lynx满足目前两个紧迫的需求：一是在保证芯片设计质量的同时提高效率； 二是通过系统的设计流程管理来降低设计成本。”新思科技总裁兼首席执行官Aart de Geus表示，“在如今巨大的经济压力面前， Lynx为项目团队和管理团队提供了灵活的即用型监测工具，能够实时监控设计进程并有效缩减时间成本。”
ARM全球设计技术总监John Goodenough则表示：“很多年以来，设计公司总是花费大量的内部资源为一个特定的处理或技术节点验证设计流程和程序库。通过与Synopsys的紧密合作，我们致力于提供类似于优选ARM处理器解决方案的foundry-ready的物理IP平台并整合于Lynx系统，从而解决这个问题。这将使设计公司在保证设计选择性与性能的前提下有效缩短产品上市时间。”
Lynx设计系统由四个关键部件组成：
- Full-chip 生产流程
- Foundry-Ready系统
- 运行时间管理器
- 管理控制室
Full-chip 生产流程
Lynx设计系统特点在于整合了一套灵活的、完全集成的RTL-to-GDSII设计流程，而且这套设计流程是经过了上百家设计公司最终流片验证的。Lynx还包含了最新的针对实现65纳米和40纳米设计的，各种包括严格的低功耗设计技术在内的方法论，例如MCMM、SRPG和DVFS，这样能够使芯片设计团队在进行大型复杂的工程时，同时进行不同层次的设计工作。Lynx能够自动实现流程配置和执行，以提升设计团队的工作效率。Lynx嵌入了来自于ARM-Synopsys实现参考方法论(iRM)中最优秀的设计经验，并采用了优化的ARM物理IP。iRM精简了设计人员的设计流程，采用经过ARM和Synopsys验证过的完整方案，可以将ARM 处理器嵌入到所选定的设计节点，从而获得杰出的性能参数和能耗参数。
“Lynx的预测试的流程能够将引入的新工艺风险降到最低，使我们的工程师能够专注于完成设计。”世界最具创新精神的助听器生产商之一Oticon A/S 公司的产品开发-团队平台总监Mogens Balsby评价：“Lynx特别易于安装，这让我们印象深刻。其全面性也使其成为最为经济的方法，让我们能够快速行动，把项目启动起来。”
Foundry-Ready系统
设计团队所面临的挑战之一就是如何鉴别来自多方面的技术数据和IP。Lynx还具有Foundry-Ready系统，通过预验证流程中所具备的技术文件和程序库，设计人员就能够启动一个芯片设计项目。同时，硬核IP检验器使工程师可以通过对即将采用的IP实施独立测试或与其他设计IP的交互操作测试，使设计进程加速推进。针对不同代工工厂的工艺及库文件，设计人员可以对Foundry-Ready进行设置的调整，通过对特定工艺参数的检验以及典型缺省参数的设置，例如影响到芯片生产的因素——金属填充密度、片上时序偏差等，这些特性保证了芯片从设计环节到生产环节中产品性能参数的一致性。
运行时间管理器
Lynx设计系统还包含一个运行时间管理器，可自动进行配置并执行设计流程，以提升设计团队的工作效率。运行时间管理器是一个基于图形用户界面的应用，能够很容易实现设计流程参数的创建与确认，以及通过下拉式菜单界面来修改流程。利用时间管理器，设计师可以通过每一设计步骤的运行报告以及更容易调试前后流程中所存在问题的能力，可以在设计进程中同时监控一个或多个设计模块的运行。运行时间管理器还可以用于批次模式，使一个模块或整个芯片的构建完全自动化。
管理控制室
Lynx设计系统的另一个关键性能是提供了独特的设计工程状态可视界面。Lynx的管理控制室为设计者提供了基于浏览器的设计工具，可以直接访问设计进程当中Lynx自动获取的重要项目数据；同时也提供基于图形用户界面的设计工具，帮助客户根据特定目标生成基于目前设计状态的特定报告。在模块和芯片级，设计者可以对与设计特性（如时序、应用、时滞、漏电和故障检测范围）和系统资源(如运行时间、CPU和存储器使用)相关的50多个参数进行追踪，并且用户也可以在流程中添加自己设定的测试参数。而且，设计者也可以在任何网络浏览器中直接访问关键项目统计数据和相关运行趋势数据，这不仅有助于各级管理者更好地在所有设计层次上预测设计完成的时间，还能够在项目过程中更好地基于数据做出决策，更合理更充分地利用人力和计算资源。
“Lynx 所具有的自动化和并行性帮助我们物理层设计工程师们在设计流程中快速获得他们所需的设计模块。”Wipro技术公司的首席顾问Sujeeth Joseph评价，“基于GUI的运行时间管理器还使设计流程中的监控和调试变得更加容易。另外，在设计工作开始的时候就能够拥有预测试的程序库和工艺数据，对于加快进程、减少风险帮助很大。”
新思科技的Lynx设计系统目前已上市。
ASIC原型验证理念和解决方案高级研讨会
March 25, 2009
日期及地点：
日期：2009年3月26日（星期四）
地址：国家集成电路设计 成都产业化基地
日程安排：
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时间
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内容
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讲演者
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13:00-13:30
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签到
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13:30-13:40
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欢迎致辞 | Jimmy Chen—SBG Asia Product Director | |
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13:40-14:15
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Confirma原型验证系统概述 | Jimmy Chen—SBG Asia Product Director | |
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14:15-15:15
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HAPS演示和HAPS设计流程介绍 | Leo Zhang—Sr.AC | |
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15:15-15:30
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休息
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15:30-16:30
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FPGA设计流程即综合调试工具介绍 | Leo Zhang—Sr.AC | |
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16:30-17:15
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ESL设计工具概述 | Leo Zhang—Sr.AC | |
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17:15-17:30
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问答及抽奖
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联系方式：
联系人：张慧敏小姐
邮件：hmzhang@synopsys.com
电话：010-5986 0653
传真：010-5986 0610
Eclypse低功耗解决方案专题研讨会
March 25, 2009
介绍UPF和低功耗前端流程
此次为期一天的专题研讨会将向与会者介绍统一功耗设计描述语言（UPF），以及如何在采用了先进低功耗设计的方案中规划、验证和实现功耗设计意图。本次专题研讨会将讨论通过采用UPF来描述功率设计意图，以执行多电压/关断电源设计方案的功能验证、综合以及静态验证的方法。研讨会将包括一些实际动手的练习以验证在一项实际设计方案中应用UPF的案例。
请注意：本研讨会旨在让与会者了解UPF运用。与会者可以获得有关如何通过采用UPF来运用先进低功耗设计技巧的应用知识，而且能够认识到使用这些技巧在实现和验证过程中的意义。
参加人员：
那些想要了解UPF语言以及UPF如何应用于先进低功耗设计的前端验证以及实现的设计、验证和CAD工程师或技术经理。
| 北京办事处 | 上海办事处 | 深圳产业化基地 | |
| 2009年3月31日 9:30am-5:30pm |
2009年3月30日 9:30am-5:30pm |
2009年3月31日 9:30am-5:30pm |
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| 报名联系人：戴景雯 邮件：jwdai@synopsys.com 电话：010-5986 0651 地址：海淀区科学院南路2号融科资讯中心A座7层711 |
报名联系人：仲蔚 |
报名联系人：王懿 邮件：jojowang@synopsys.com 电话：0755-8251 9830 地址：深圳高新区中区科技中二路软件园四栋六楼东 |
3GPP LTE(长期演进)简介
March 25, 2009
物理层算法的设计及验证
概述
3GPP LTE（长期演进）已经成为未来移动通信系统的事实标准。此一新标准目前也被称为4G，其特征体现在高数据率和低延迟，并采用了基于分组的协议。倘若欧洲、美国和亚洲都采用3G LTE，它也将成为第一个真正意义上的全球统一的标准。2008年12月11日，Release 8已经定名为LTE的最终功能规格。
与会者将了解到3G LTE标准的Release 8内所确定的LTE物理层调制和编码方案。研讨会将对对多项核心物理层技术进行展示，如OFDM、SC-FDMA和MIMO及其在LTE内的应用。
本次研讨会采用报告和演示相结合的形式，主要特色体现在采用Synopsys的System Studio和Steepest Accent的LTE物理层模型库来举例说明所展示的各项概念。
本次由Synopsys和Steepest Accent联合举办的研讨会可免费参加，但与会者需要预先登记。
参加人员
本研讨会适合所有希望了解3GPP LTE系统物理层所涉及的技术和制程的所有工程设计、技术营销以及技术管理人员。
预备知识
本研讨会经过精心设计，旨在向广大的工程技术及项目管理人员深入浅出地展示与无线移动系统物理层算法有较多关联的复杂数学理论。为了更好的从此次研讨会获益，建议与会者掌握以下知识：
- DSP的基本原理
- 数字通信系统的基本知识
- 学士水准的数学知识
日程安排
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Time
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Topic
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08:30 – 09:00
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Welcome and Registration |
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09:00 – 09:30
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Introduction to 3GPP LTE |
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09:30 – 10:30
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OFDM Overview |
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10:30 – 10:45
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Coffee Break |
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10:45 – 11:15
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MIMO Overview |
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11:15 – 11:45
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LTE Physical Resources |
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11:45 – 12:45
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OFDM Practical Demonstration |
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12:45 – 13:45
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Lunch |
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13:45 – 15:00
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LTE Downlink |
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15:00 – 15:15
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Coffee Break |
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15:15 – 16:15
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LTE Uplink |
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16:15 – 17:15
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Physical Layer Simulation: Overview and Demonstration |
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17:15 – 17:30
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Wrap-Up |
联系方式
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北京地区 |
上海地区 |
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2009年3月24日(星期二) 北京丽亭华苑酒店 ( 北京海淀区知春路25号) |
2009年3月26日(星期四) 上海龙之梦万丽酒店 (上海长宁路1018号10楼) |
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联系人：张慧敏小姐 电话：010-59860653 传真：010-59860610 |
联系人：仲蔚小姐 电话：021-23072297 传真：021-52414564 |
Eclypse低功耗解决方案专题讲座
February 26, 2009
- UPF和低功耗后端流程
本次为期一天的专题讲座将介绍统一功耗设计描述语言(UPF)，以及如何在采用了先进低功耗设计技术的设计方案进行物理实现时运用UPF。
本次讲座内容包括使用UPF来确定功率设计意图，如何在floorplan时考虑多电压和断电模式，自动完成电源网络的综合和分析，单元的布局，时钟树综合以及全芯片的布线，以及Sign-off分析的方法。Sign-off分析包括了并发时序和功率分析以及最终门电路静态校验。
本次专题讲座将包括一些实际动手的试验，帮助大家在Synopsys后端工具IC Compiler中使用UPF完成一个真正low power的设计。
具体的时间安排如下：
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Schedule
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Title
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09:30 – 10:45
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Overview, Intro to UPF and Methodology |
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10:45 – 11:15
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Backend Design Initialization |
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11:15 – 11:30
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Break |
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11:30 – 12:30
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PNS/PNA |
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12:30 – 13:30
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Lab & Lunch |
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13:30 – 14:30
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Placement, CTS, and Routing |
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14:30 – 15:00
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Lab |
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15:00 – 16:00
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Signoff STA, Power, and Static Checking |
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16:00 – 17:00
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Lab |
目标听众：应用先进低功耗设计技术进行后端物理实现以及Sign-off的设计、验证及负责CAD的技术经理或工程师。
| 北京办事处 | 上海办事处 | |
| 2009年3月11日 9:30am-5:00pm |
2009年3月9日 9:30am-5:00pm |
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| 报名联系人：戴景雯 邮件：jwdai@synopsys.com 电话：010-5986 0651 地址：海淀区科学院南路2号融科资讯中心A座7层711 |
联系人：仲蔚 |
Synopsys开创快速原型新时代
February 10, 2009
扩展型硬件辅助验证平台解决嵌入式软件开发和系统验证的经济学问题
美国加利福尼亚州MOUNTAIN VIEW ，2009年2月9日—全球领先半导体设计和制造软件及IP供应商Synopsys公司（纳斯达克股票代码：SNPS），今天宣布推出其扩展型Confirma™快速原型平台。通过引入最近收购的CHIPit®各种产品、工具和技术，简化了快速原型构建的实施和部署工作，确保用户可以更快地开始硬件辅助系统验证和嵌入式软件开发。再辅之以HAPS高性能原型硬件，扩展型Confirma平台现可同时提供软件可配置架构和基于事务的协同验证能力。Confirma平台结合了经过验证的原型方法、IP、服务、硬件和软件，对于多种原型应用来说都是一个全面的解决方案。Synopsys现在可提供最全面的软件到芯片（Software-to-Silicon）验证解决方案，包括快速原型、虚拟平台、功能验证和模拟/混合信号电路仿真，解决了片上系统（SoC）验证过程中的关键挑战。
“越来越复杂的SoC、越来越多的嵌入式软件和高成本的仿真，已经催生出系统设计和验证的新方法。” Synopsys公司副总裁和Synplicity业务部门总经理Gary Meyers说：“建立属于自己的原型板，虽然已广泛使用了很多年，但是对客户来讲已变得越来越难以设计、制造和实施。我们的Confirma平台是技术领先的快速原型系统，代表了新的全面硬件辅助验证时代，确保了开发团队可以协同验证，并更加经济地交付其复杂的芯片和软件。”
“快速原型如何帮助我们呢？最关键的好处是使我们几乎一直能够在收到硅片后一到两天内就搭好系统并实现运行。”Atheros公司工程副总裁Rick Bahr说。
硬件辅助验证的经济学分析
日益复杂的芯片设计和软件内容，增加了嵌入式软件开发和系统验证的成本。类似于“大盒子”仿真系统这样的传统方法，对于嵌入式软件开发者及验证团队而言，在进行广泛部署时过于昂贵和缓慢。客户定制的基于FPGA的各种原型可以解决这些问题，但是实施和调试起来却都很困难、耗时和昂贵。Confirma快速原型平台帮助解决了这些与传统方法相关的问题，并且把所有的关键组件集合在了一个完整的、可负担得起的解决方案之中，确保了更多的设计团队可充分利用硬件辅助验证的好处。
“Synopsys的硬件辅助验证策略，重点集中在充分利用性能与容量不断增长的FPGA，并配之以领先的实现工具，使其成为业界领先的硬件辅助验证解决方案供应商，”市场调研公司Gary Smith EDA创始人兼首席分析师Gary Smith说：“嵌入式软件开发对于SoC设计人员来讲是一个巨大的挑战，但扩展性Confirma平台是解决方案的一个重要部分。”
扩展型Confirma平台
扩展型Confirma平台是用来实现快速原型的一套完整的产品组合，包括基于FPGA的原型系统和电路板、接口和存储器板，以及实施和调试用软件。Confirma平台提供了迅速实现一项快速原型所需要的所有元素。
硬件平台：
• CHIPit系列快速原型系统带有一个可实现更大自动化的可编程互联架构，并提供了专为基于事务的验证而优化的类仿真能力。
• HAPS™系列快速原型板为系统验证和嵌入式软件开发提供了较高的性能。
• 集中了广泛的高速接口和扩展板，确保了各种原型可以被很轻松地定制，并涵盖了一个广泛的应用范围。
软件工具：
• CHIPit Manager Pro原型配置和项目管理软件
• 与SCE-MI（标准协同仿真建模接口）兼容的基于事务的协同验证接口
• Certify®多FPGA实现和分区软件
• Identify® Pro调试软件，带有TotalRecall™可视度增强技术
• Synplify® Premier——技术领先的FPGA物理综合工具
作为产品供应之补充是一系列广泛的服务、培训和支持选项，从一周的培训课程到全方位的turn-key服务，以及为Synopsys分布在世界各地的硬件和软件设计团队提供的全球支持。
一套全面软件到芯片验证解决方案（Comprehensive Software-to-Silicon Verification Solution）的一部分
Confirma快速原型平台是Synopsys的软件到芯片验证解决方案的一部份，为复杂的片上系统开发，提供一套业界最全面的、行之有效的嵌入式软件开发、系统验证、功能验证和电路仿真软件、硬件、知识产权、方法和服务。新的解决方案级集成，包括在Synopsys的Confirma平台和VCS®高性能模拟器之间的协同仿真和调试，并支持Confirma快速原型中的可综合DesignWare® IP。这套Confirma产品还集成了基于虚拟平台的Innovator，为嵌入式软件的开发和验证确保了一个混合虚拟/物理原型环境。
快速原型研讨会和专题技术研究交流活动
Synopsys计划从2009年2月份起，启动一系列的基于快速原型培训的半天管理研讨会和全天实践性专题技术研究交流活动。更多信息和请注册登陆网站http://www.synopsys.com/company/pages/Events.aspx.
关于Synopsys
Synopsys有限公司（纳斯达克股票代码：SNPS）是全球电子设计自动化（EDA）行业的领导者，为全球电子市场提供用于半导体设计和制造的软件、知识产权（IP）和服务。Synopsys的全面解决方案将其在实施、验证、IP、制造和现场可编程门阵列（FPGA）等方面的产品组合集于一体，帮助设计师和制造商解决了当前面对的各种关键挑战，如功率消耗、良率管理、软件到芯片（software-to-silicon）验证以及实现时间。这些技术领先的解决方案帮助Synopsys的客户建立了一个竞争优势，既可以将最好的产品快速地带入市场，同时降低成本和进度风险。Synopsys的总部位于加利福尼亚州的Mountain View，并且在北美、欧洲、日本、亚洲和印度拥有60多家办事处。如需获得更多信息，请登陆http://www.synopsys.com。
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Synopsys, Certify, CHIPit, Confirma, DesignWare, HAPS, Identify, Synplify, TotalRecall, and VCS are registered trademarks or trademarks of Synopsys, Inc. Any other trademarks or registered trademarks mentioned in this release are the intellectual property of their respective owners.
自动快速原型-为你的ASIC项目降低成本、提升竞争力
February 4, 2009
参加人员
开发复杂ASIC的半导体或系统公司的工程经理们
内容
为时半天的研讨会将探讨ASIC硬件和软件开发经理们目前所面临的经济方面的、技术方面的诸多挑战，也将研讨新思科技所提供的解决方案。新思科技的专家将着重介绍新型自动快速原型系统如何帮助您降低成本并快速完成系统验证和软件开发，同时还将探讨未来快速原型的方向。其后是本地一位芯片开发经理的演讲，演示其在最近一个项目中采用自动快速原型的情况。最后是问答和自由交流时间。
日程安排
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1:30-:200
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Q&A, Lucky Draw | |
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2:00-2:45
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Introduction: The Economic & Technical Challenges of ASIC HW/SW Verification and Overview of Synopsys’ Software to Silicon Verification Solution | |
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2:45-3:30
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Confirma Introduction: Reducing Costs and Improving Schedules for ASIC HW/SW Verification with Automated Rapid Prototyping | |
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3:30-4:15
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Synopsys Technology Outlook: Evolving Software/System Validation Challenges and Solutions | |
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4:15-5:00
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Customer Keynote: Case study of rapid prototyping for ASIC HW/SW validation | |
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5:00-5:15
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Q&A, Lucky Draw | |
联系方式
北京地区
2009年2月9日(星期一)
1:30 pm – 5:30 pm
北京丽亭华苑酒店 ( 北京海淀区知春路25号)
联系人：张慧敏小姐
邮件：hmzhang@synopsys.com
电话：010-59860653
传真：010-59860610
上海地区
2009年2月10日(星期二)
1:30 pm – 5:30 pm
上海龙之梦万丽酒店 (上海长宁路1018号10楼)
联系人：仲蔚小姐
邮件：weiz@synopsys.com
电话：021-23072297
传真：021-52414564
海阔凭鱼跃 天高任鸟飞－－Synopsys 2009中国用户大会征文
January 12, 2009
是鹰你就要飞，是鱼你就要游，我们为您搭建好了展示的空间，现在就等您的参与！
论文征集内容包括:
综合策略与经验
Synthesis Strategies and Experiences
深亚微米物理设计, 包含信号完整性和低功耗设计
Deep Submicron Physical Design, with SI and Low Power
深亚微米SOC物理分析及建模
Physical Analysis and Modeling for Deep Submicron SoC
SoC验证及仿真技术
SoC Verification/Simulation Techniques
可测性设计及测试向量自动生成
Design-For-Test (DFT) and Test Vector Generation
静态验证
Static Design Verification
系统级设计
System Level Design
FPGA及原型设计
FPGA and Prototyping
数模混合设计与验证
Mix-Signal Design and Verification
在分享您的成功设计经验同，又能赢取SNUG大奖，如此的精彩，您还等什么呢？快来参加我们的SNUG用户大会吧！
征文步骤：
1. 提供您的论文摘要，并email至snugchina@synopsys.com（截止时间为： 2月28日，请附上所有作者的姓名，单位，电话号码以及论文的题目）
2. Synopsys技术委员会筛选所有论文摘要
3. 入选的论文摘要将有专门的Synopsys技术人员与您具体沟通您的论文
4. 准备论文（截止时间为：4月20日）
5. Synopsys 2009年中国用户大会及颁奖仪式将于5月分别在北京，上海和深圳举行
奖励办法：
1. 所有提供论文的作者都将获得精美的纪念品
2. 优秀获奖论文将编辑成册，供获奖论文作者收藏
3. 获奖论文的作者将获得丰厚的奖品及奖金
4. 根据作者的需求，所有获奖论文将在相应的媒体发表
5. 所有获奖论文的作者将获得”Synopsys 成功用户证书”
[新闻稿]新思科技发布Galaxy Custom Designer
September 28, 2008
进入混合信号实现市场新一代的解决方案：为定制设计提供统一的开放设计环境
中国北京——全球领先的半导体设计和制造软件及知识产权（IP）供应商新思科技(Synopsys，Nasdaq: SNPS)发布业界第一个现代混合信号实现解决方案——Galaxy Custom Designer。Galaxy Custom Designer依托于新思科技的Galaxy设计平台，着眼于提高设计生产力，为定制及数字设计提供一个统一的解决方案，以求提高设计工程师的工作效率。Galaxy Custom Designer为用户提供一个熟悉的用户界面，按统一的使用环境集成了模拟仿真、寄生参数提取和物理验证等相关工具。这是首个既支持原有设计系统，又支持主流代工厂商的PDK，从而提供了空前的开放性和互操作性。该模块化架构完全基于OpenAccess。
“我们的客户一直以来，希望能有一款替代目前市场上定制解决方案的现代产品。”新思科技董事长兼首席执行官Aart de Geus说。“Galaxy Custom Designer植根于最前沿的开放架构，并与Galaxy设计平台及我们的模拟/混合信号验证和IP解决方案紧密结合，新思科技将以在数字实现领域的作为为榜样，为定制设计服务。”
TSMC设计及技术平台副总裁Fu-Chieh Hsu说：“Galaxy Custom Designer的开放架构，支持互操作的PDK，这是我们的Open Innovation Platform 不可分割的一部分，从而帮助设计者在模拟和全定制领域不断创新。我们与新思科技协作，发展业界第一个65纳米、单一的PDK支持多种设计环境，包括一些最新的创新，例如 Custom Designer。我们还将继续与新思科技、互操作PDK库（IPL）联盟合作，共同推动互操作PDK在业界的部署与应用。”
除了开放架构的创新以外，Galaxy Custom Designer将传统分离的数字设计与定制设计连接在一起，极大地提升了生产率。Galaxy Custom Designer还与新思科技的IC Compiler物理实现解决方案协作，实现数据透明，在Floor Plan, Placement & Route，最终数据整合过程中完成重要数据交换，使迭代次数大为减少。
Priva技术公司首席技术官Jeff Berkman说：“我们的客户需要我们及时交付先进的安全保护产品，并保证绝对可靠。从我们混合信号安全IP向Galaxy Custom Designer的平滑转换，天然的易用性及直观的界面使我们显著地降低了设计反覆的时间，提升了质量。我们期待着在今后的设计中，通过使用Galaxy Custom Designer，大大提升我们的设计生产率。”
IMS芯片公司IC设计高级经理Wolfram Klingler说：“作为Galaxy设计平台的一部分，Galaxy Custom Designer的推出，提供了完整的基于单元之上的定制设计能力。我们正把它应用于我们下一代HDRC传感器阵列设计之中。Galaxy Custom Designer易于采用，并较之其他解决方案显著提升生产率。”
从零开始，Galaxy Custom Designer一经架构，其目标就是提升生产率。主要模块包括一个原理图编辑器，可以完成原理图编辑和动态高亮。这一模拟环境提供了访问Synopsys模拟仿真器的模块，包括HSPICE®, HSIM™ XA, NanoSim® XA和WaveView分析器。版图编辑器提供实时P-Cell parameter变化的预览，另外，在Galaxy Custom Designer，还能动态获得Hercules™ DRC/LVS 和Star-RCXT™ parasitic extraction的结果。
Galaxy定制设计工具目前已上市。
Insight China
-
SNUG
-
White Paper
-
Good Chip Series
